MEDIDAS ELECTRONICAS II

EJERCICO N°8- GNERADORES DE FUNCIONES Arbitrarias

(AFG) por síntesis digital directa) (DDS)

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El alumno debe escribir la respuesta en cada pregunta, con (V)(verdadero ) , (F)

(Falso), según considere la respuesta correcta.

1) Los generadores de funciones digitales de Sintesis digital directa AFG se basan en un oscilador
controlado numéricamente (NCO) que contiene el registro de fase delta que se actualiza siempre
una vez cada ciclo de reloj.
2) El registro acumulador de fase contiene las tablas con la información correspondiente a la
amplitud digital para un ciclo completo de las ondas senoidales que genera.
3) El control de frecuencia en un AFG consiste de un registro de carga tipo paralelo que suministra las
direcciones para el registro de fase delta.
4) Siempre el registro de fase delta entrega las direcciones para el ciclo completo de la onda a
generar, es decir a lo largo de los 360° de excursión de la señal.
5) Para un generador de 32 bits de direcciones, son requeridos mas de 5 millones de ciclos de reloj
para que el contenido del registro de fase vuelva a cero.
6) En un sistema DDS práctico, todos los bits del acumulador de fase no se transfieren a la tabla de
búsqueda, parte de los mismos se truncan, dejando sólo los primeros 13 a 15 MSB.
7) Cada dirección en la tabla de consulta corresponde a un punto de fase en la onda senoidal de 0 ° a
360 °. Esta tabla contiene la información correspondiente a la amplitud digital para un ciclo
completo de una onda sinusoidal
8) La palabra M digital en el registro delta de fase, representa el incremento del acumulador de fase
en cada ciclo de reloj.
9) La resolución de frecuencia del sistema es igual a fc/2exp n. Para n = 32, la resolución es superior
a una parte en cuatro mil millones.
10) El truncamiento de bits en los generadores DDS ,reduce el tamaño de la tabla de búsqueda pero
afecta a la resolución de frecuencia.
11) Existe una limitación al rango de frecuencias de salida que pueden ser generadas a partir del
sistema DDS. La mayor frecuencia de salida a aproximadamente 1/3 la frecuencia de reloj.
12) El filtro antialiasing , ubicado despues del DAC sirve solamente para remover la frecuencia
imagen , la cuál depende de la frecuencia mínima de salida .
13) A diferencia de un sistema basado en PLL, se generan armónicos de la frecuencia de muestreo que
producen aliasing en un sistema DDS .
14) Cuando el acumulador de fase recibe un valor equivalente a (2exp30 ÷ 4), se leerá la memoria de
forma de onda a partir de una ubicación que contiene el voltaje de pico positivo de la onda senoidal.
15) Formas de onda arbitrarias pueden ser almacenadas por el usuario en una parte de la memoria
programable.
16) La arquitectura DDS proporciona la programación tanto de los cambios de frecuencia como de
fase , pero no es útil para probar cualquier tipo de DUT, por lo que está limitado -
17) La frecuencia de la tensión de la forma de onda es proporcional a la velocidad de cambio de las
direcciones de lectura de memoria
18) Con un DAC de n=12 se puede crear formas de onda representadas por 4096 niveles de amplitud
discretos. Los niveles de salida de un máximo a un mínimo son controlados aplicando cantidades
variables de ganancia o atenuación a la señal creada por el DAC .
19) Las limitaciones prácticas restringen la mayor frecuencia de salida a aproximadamente 1/5 de la
frecuencia de reloj.
20) Los armónicos de alto orden de la frecuencia fundamental de salida en un sistema DDS quedan en
la banda base debido al aliasing ,y estos armónicos no pueden ser eliminados por el filtro de
suavizado.