Clase Práctica No.

2
I IDENTIFICACIÓN
Asignatura: Electrónica Digital I

Título de la clase: Limitaciones de los latch SR como unidades de memoria, la sincronización por
niveles y sus limitaciones. Modificaciones circuitales que dan solución a las
limitaciones.
Forma de docencia: Teórico Práctica

Número de actividad: 2

Grupo: 2dos años. Ing. Automática y Telecomunicaciones.

Fecha 3 de octubre de 2020

Objetivos:  Distinguir las limitaciones de los latch SR como unidades de memoria, la

sincronización por niveles y sus limitaciones. Modificaciones circuitales que
dan solución a las limitaciones. Biestables sincronizados por borde.

Contenido: Tema IV: Lógica Secuencial: Circuitos Secuencial sincrónico con SSI

Medios Pizarra; tiza; retroproyector

Tiempo 2 h/c

Bibliografía Acha-Alegre, Santiago y Julio Pérez-Martínez. 2011. Electrónica Digital:

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Wakerly, John F. 2001. Diseño Digital Principios y Prácticas. Miguel Efrén
Alatorre, tran. Tercera Edición. México: PEARSON EDUCACIÓN.
II INTRODUCCIÓN:
Se estudió la sincronización por niveles, que surge con la finalidad de acotar con precisión los intervalos
de tiempo en los que pueden ocurrir las transiciones y combatir el efecto de riesgos posibles las
inestabilidades del latch SR y de los JK, se explica mediante un ejemplo de transmisión en serie de una
palabra binaria el efecto de la no precisión de la sincronización. Se explican y se justifican las
modificaciones circuitales que dan solución a estas limitaciones y presentan la metodología del diseño
secuencial sincrónico.
III DESARROLLO
1. Se estudió que para acotar con más precisión los intervalos de tiempo en los que pueden ocurrir las
transiciones, y combatir el efecto de riesgos posibles, en los latch SR básicos, se añaden dos
compuertas AND (NAND) delante de las NOR (NAND) junto con una entrada adicional para los
pulsos de un reloj. En el caso del latch JK se emplean las copuertas AND que garantizan la
realimentación. Así, las entradas a las compuertas AND (NAND) en el primer nivel de compuertas
sólo estarán activas cuando el pulso de reloj esté en alta y por eso se llama a este circuito latch
sincronizado por niveles.

2. (42) Que el latch SR sincronizado por niveles operaría de la siguiente forma:

Con la entrada de control Clk = 0 las compuertas AND se inhiben y las entradas S y R no puden
actuar sobre el latch SR, independinetemente de su valor; con la entrada de control Clk = 1 las
compuertas AND se activarían y las entradas S y R pudieran actuar sobre el latch SR: Si SR = 10 se
fijaría un 1 en la salida del latch SR y permanecería en este valor si las entradas pasaran a SR = 00, o
a SR = 01 en cuyo caso la salida se fijan a 0. Si estando activadas las compuertas AND y cambiaran
las entradas S y R pudieran actuar sobre el latch SR, perdiéndose el sincronismo.
3. (42) El latch SR analizado tiene una desventaja para emplearlo como “memoria” o sea para
almacenar un 1 o un 0, y es que hace falta aplicar un 1 a alguna de dos entradas diferentes (S o R)
dependiendo del valor que se pretenda almacenar. Una alternativa diferente, que permite aplicar
un 0 o un 1 a una misma entrada, lleva a la configuración correspondiente a un latch D, que se
ilustra en la figura siguiente. El latch D se obtiene conectando las entradas S y R entre ellas a través
de un circuito inversor. Cuando se activa la señal de reloj, el valor de D queda almacenado en el
latch. ¿Por qué cuando la señal de reloj salta de 0 a 1, la salida Q’ demora 2 ∆t a cambiar a 0, y
despues otro ∆t para que Q pase a 1?

¿Por qué cuando el reloj sube “1” la respuesta en Q demora 3∆t?

4. (43) En electrónica digital es bastante común la transmisión de datos en serie. Ésta se realiza
enviando varios bits de forma sucesiva a través de un mismo cable o línea. Para ello, cada bit que se
desea enviar debe mantenerse un cierto tiempo en la línea antes de enviar el siguiente. Por
ejemplo, supongamos que enviamos tres bits a través de una línea y queremos almacenarlos en
tres latch sincronizados por niveles como los vistos anteriormente. Para mayor claridad
supondremos que los bits enviados se identifican con la secuencia 1  0  1 y que estos bits se
mantienen en la línea un tiempo t0. La señal habilitadora que reciben los latch será:

(44) Que sé que se requeriría que con el primer pulso del reloj, el primer dato pase al latch sincronizados
por niveles 3, con el segundo pulso que pase el segundo dato al latch 3 y el primero al latch 2 y que con
el tercer pulso pase el tercer dato al latch 3, el segundo al latch 2 y el primero al latch 1. Una vez
realizada la operación basta con poner la línea Ck a cero y los tres bits quedarían almacenados
indefinidamente en los tres latchs. Pero en un registro con latch sincronizados por nivel no se lograría
este tipo de operación. ¿Qué realmente ocurre? Ocurriría que con el primer pulso del reloj, el primer
dato, que se supuso igual a uno, aplicado a las entradas del latch 3 y aparecería en su salida Z3 después
de transcurrido el tiempo tpd, tiempo de demora por propagación (propagation delay), pero como la
señal de reloj Ck todavía está activa las entrada de S del segundo latch está a uno, y, después de otro
intervalo tpd la salida Z2 pasaría también al estado uno, y lo mismo ocurriría con el latch 1. Esto puede
verse en el siguiente diagrama de secuencia.

5. (45) Que la realimentación de la salida a las compuertas de entradas en los biestables JK con
sincronización por nivel, eliminan la inseguridad que puede ocurrir en los latch SR cuando S = R = 1.
Pero por existir dos realimentación desde las salidas a las entradas de las compuertal AND, cuando J
= K = 1 y el reloj toma valor 1, se produce una inestabilidad en la salida, como la figura a
continuación lo demuestra. Observe cómo la tabla de transición del latch JK, refleja este posible
problema: cuando J = K = 1, si el latch se encuentra en el estado 0 transiciona al 1; y si el latch se
encuentra en el estado 1 transiciona al 0, ¿Por qué al estudiar el latch JK no nos percatamos de
problema de inestabilidad? ¿Cómo dar solución a esta inestabilidad?

Tabla de transición y de salida y de Excitación

Variable Tabla de
E.P. Entrada E.S. Excitación
q J K Q S R
0 0 0 0 0 0 X
1 0 0 1 0 0 X
2 0 1 0 1 1 0
3 0 1 1 1 1 0
4 1 0 0 1 X 0
5 1 0 1 0 0 1
6 1 1 0 1 X 0
7 1 1 1 0 0 1
6. (46) Que sé que la clave para el correcto funcionamiento de los latch, con realimentación de la
salida a las entradas (construidos sobre la base del latch JK), está en lograr que la realimentación
desde las salidas hacia las entradas esté inhabilitada antes de que pueda producirse la
inestabilidad. Así, el nuevo estado de un latch sólo dependería del estado inmediatamente anterior,
y no se producirán los múltiples cambios de estado.
7. (47, 49 y 50) Circuitalmente para lograr un funcionamiento estable de los biestables, se dispone de
tres soluciones posibles:
1. (47) que el pulso de reloj sea muy estrecho y dificulte cambios de la salida en el período del
reloj, esta solución se hace crítica cuando se trabaja con circuitos de baja potencia y alta
frecuencia. Se ofrece a continuación dos circuitos que generan pulsos estrechos con un ancho
igual que el tiempo de propagación;

2. (47 y 49) Otra solución es, el esquema circuital del biestable “maestro-esclavo” donde se
describen a dos latch SR sincronizados por nivel en serie, actuando como biestables JK, con los
relojes complementados. Observe que las dos realimentaciones incluyen a ambos latch. De esta
forma cuando Ck1 = 0, el biestable Maestro está inhibido y no puede recibir información a través
de las entradas J y K, mientras que el esclavo está habilitado y recibe la información desde la
salida del maestro. Cuando Ck1 = 1, sube a 1 (borde de subida) se activará el Maestro y se
cargará con la información de las entradas J y K, mientras está desactivado el esclavo; al llegar el
borde de caída en el reloj, se desactiva el Maestro y se activa el esclavo que se carga con la
información que había adquirido el Maestro modificándose la salida.

La configuración "maestro-esclavo " que hemos visto para el biestable J-K puede usarse para cualquier
otro biestable. Consiste en usar dos biestables iguales, uno para generar la orden de disparo y otro
para ejecutarla y almacenar el estado en un intervalo complementario de los pulsos del reloj usados
en el primero.
El diagrama de tiempo que se vería desde las entradas y salidas del biestable amo-esclavo, nos daría la
apariencia que la salida se modifica con el borde de caída del reloj.

3. (47 y 50) En la configuración "master-slave" hay un retardo intrínseco a su modo de

funcionamiento pues hay que disparar dos biestables en serie para completar una transmisión
desde las entradas R y S del "master "hasta las salidas (Q, Q ’) del "slave". Para resolver
este problema se han diseñado otros tipos de biestables disparados por bordes que se
disparan solo durante la transición de 0 a 1 (o de 1 a 0) del reloj y que se deshabilite para los
restantes instantes, incluyendo el pulso de reloj, como el que se muestra en el conocimiento 50
de la guía, correspondiendo al circuito tipo SN74LS74A. Se dice que este circuito es un biestable
disparado por borde.

Circuito SN74LS74A, Doble Biestable D con

Preset y Clear asincrónico.

Se prohíbe que Pr’ y CLR’ sean 0

simultáneamente, no es estable cuando
Preset o Clear vuelven a su nivel inactivo.

Este es un biestable D disparado por borde, que difiere de la solución Master-Slave y es más
rápido, pues su demora de propagación es menor. Posee tres latch SR, uno se conoce como
celda SET, otra como celda RESET y la última celda es la de salida. Observe que no existe
realimentación entre entrada y salida. La celda SET sigue la influencia del reloj cuando cambia
 de 0 a 1 si D = 1, mientras que la celda RESET sigue la influencia del reloj cuando cambia de 0 a
1 si D = 0.
Siga las siguientes secuencias en el diagrama:
Si D = 1 y Ck = 0  A = 1, B = 0, S = 1, R = 1  Q = Qn
Si D = 1 y Ck  A = 1, B = 0, S = 0, R = 1  Q = 1 y Q’ = 0
Si D = 0 y ck = 0  A = 0, B = 1, S = 1, R = 1  Q = Qn
Si D = 0 y Ck  A = 0, B = 1, S = 1, R = 0  Q = 0 y Q’ = 1
 Explique el funcionamiento de este biestable.
8. (53) Cuando se aplica energía a un circuito secuencial con biestables no es posible predecir su
estado inicial, lo que se debe a factores internos de los latch, como la diferente demora por
propagación en cada paso del circuito, las capacidades espurias, la carga externa. Para lograr que
un latch o biestable comiencen en un estado específico para asegurar la operación del circuito, se
han provisto de entradas de control asincrónicas CLEAR y PRESET, que se pueden activar en bajo o
en alto, y fijarían un 0 o un 1 en la salida, según el caso, sin necesidad del reloj. En la figura a
continuación se muestran las entradas PR_L y CLR_L de un biestable D maestro-esclavo, en
comparación con el anterior biestable D sincronizado por borde, que se introdujo en la clase con
anterioridad (conocimiento 47), los dos muestran que se añaden entradas en las compuertas de los
latch básicos que componen la estructura de estos biestables. Un cero en la entrada Preset’ de
estos biestables fuerza que la salida de la compuertas con salida Q del latch básico pase a 1 (Q = 1).
Un cero en la entrada Clear’ de estos biestables fuerza que la salida de la compuertas con salida Q
del latch básico pasen a 0 (Q = 0). Que estas dos entradas asincrónicas permanezcan en cero
simultáneamente, está prohibido. Se puede observar que es necesario actuar sobre ambos
biestables en el caso del maestro y esclavo, o de los tres latch en el disparado por borde, para
asegurar que el borrado o el establecimiento a uno permanecen hasta el siguiente borde activo del
reloj (si el borrado o el establecimiento a uno actuasen solamente sobre el esclavo o la celda de
salida, al vorver el Preset’ o el Clear’ al valor 1, el esclavo recibiría inmediatamente el valor
almacenado en el maestro, o las celda set o reset influirían sobre la celda de salida y pudiera fallar
la puesta a cero o a uno.) ¡Explique con detenimiento, por qué un 0 en Preset’ (Pr’) fija a 1 la salida
y por qué un 0 en Clear’ (Cl’) la fija a 0!

9. Que los circuitos secuenciales sincrónicos se pueden diseñar siguiendo un procedimiento

claramente definido que consiste en los siguientes pasos:
Paso 1: Precisión de las características básicas del diseño a partir de la descripción oral o escrita
del diseño:
Paso 2: Descripción formal: diagrama de estado
 Paso 3: Elaboración de las tablas de estados y salida.
Paso 4: Simplificar la cantidad de estados.
Paso 5: Definir la asignación de estados que se empleará.
1era prioridad: "Regla de entrada", realice asignaciones lógicas adyacentes a los estados
actuales que se bifurcan "en" un estado siguiente común.
2da prioridad: los estados siguientes de un estado, deben tener asignaciones adyacentes, o
sea realice asignaciones lógicas adyacentes a los estados que son los siguientes estados
"desde" un estado presente común.
3era Prioridad: “Regla de salida”, solo útil en los casos de máquina con muchas variables de
salida, se realizan asignaciones lógicas adyacentes a estados que tengan las mismas salidas.
Paso 6: Selección de los tipos de Biestables a utilizar.
Paso 7: Elaboración de las tablas de excitación de los Biestables.
Paso 8: Obtención de las ecuaciones o funciones lógicas requeridas.
Paso 9: Dibujar los esquemas circuitales.

Paso 1: Precisión de las características básicas del diseño a partir de la descripción oral o escrita del
diseño:
Es usual pensar esquemáticamente en el dispositivo a diseñar como una caja negra, n osotros no
ajustaremos al diseño que ve el dispositivo a diseñar como una “caja transparente”, que se funda en la
recolección de datos mediante el conocimiento, experiencia y comprensión del problema a resolver y
facilita la correcta toma de decisiones, para garantizar la factibilidad del diseño y exteriorizar el proceso
de diseño. Para ello se deberán realizar preguntas que precisen el valor de los datos para la
comprensión del problema evitando información superflua que restrinjan los análisis posteriores. Así, de
la explicación sobre la conducta que debe cumplir el dispositivo a diseñar, se deberá especificar lo más
posible el Sistema, o sea, obtienen sus características básicas con integralidad: la cantidad de variables
de entrada y cantidad de variables de salida, y la correspondencia entre ellas según la conducta del
circuito a diseñar y el modelo que se empleará, Moore o de Mealy, en ocasiones, incluso, se pueden
realizar predicciones sobre la cantidad de estados que la máquina pudiera tener.
Paso 2: Descripción formal:
El procedimiento y diseño de circuitos digitales, se sustenta en la definición de los MODELOS que
representan su conducta: en el caso del diseño secuencial sincrónico la Tabla de verdad, no agota y
recoge todas las características de los circuitos secuenciales, en este caso se requiere de un modelo de
grafo o diagrama de estado, con posterioridad la información del modelo de grafo se pasa un modelo
tabular, etc. En este paso se elabora el diagrama de estado, guiados por la definición de “ESTADO” y las
diferentes conductas (historias) que sugieren las características del circuito a diseñar. Se inicia así, el
dibujo del diagrama de estado, en la mayoría de los casos es posible definir un estado inicial. Este sería
aquel del cual se conocen exactamente sus transiciones a otros estados en correspondencia con las
corespondientes combinación de las variables de entrada (vector de entrada) y con la combinación de
las variables de salida (vector de salida) (si fuera un modelo de Mealy), o solamente con las
combinaciones de las variables de entrada y la combinación de las variables de salida que le
corresponde (si fuera un modelo de Moore). Generalmente el circuito permanece en este estado inicial,
hasta tanto no se inicie el cumplimiento de la conducta inicial, por ejemplo si fuera un detector de
secuencia, la llegada del primer dígito de la secuencia. A cada estado se llega a partir de una
combinación de las variables de entrada, con determinada combinación de las variables de salida, y a
partir del estado anterior que resume la conducta pasada del circuito, y ayuda a definir la conducta
futura del circuito que se representa. De no existir esta posibilidad, se trata de identificar un estado que
tenga definido el vector de entrada y el de salida, y su conducta presente y futura, e iniciar con él el
diagrama de estado. Si no se tiene una exacta claridad sobre las conductas del circuito y sus
características, no se debe iniciar el dibujo del diagrama de estado.
Paso 3: Elaboración de las tablas de estados y salida.
Se tabula toda la información que aporta el diagrama de estado.
Paso 4: Simplificar la cantidad de estados.
Se intenta reducir la cantidad de estados analizando la posibilidad de existencia de Estados equivalentes,
pares y maximales equivalentes. Existen dos mecanismos que permiten agrupar dos o más estados en
uno solo y que se refieren a dos situaciones conceptuales, estados que no necesitan diferenciarse entre
sí y estados que ya se distinguen por variables exteriores:
a) son agrupables aquellos estados que no precisan diferenciarse entre sí, por tener los mismos vectores
de entrada y salidas, y por tanto las mismas transiciones de estados, los llamados estados equivalentes;
b) también son agrupables aquellos estados que, tanto ellos como las transiciones que se producen
desde ellos, pueden diferenciarse mediante variables exteriores, es decir, mediante los valores de las
variables de entrada, ejemplo de ellos es el control del nivel de líquido con dos sensores.
Generalmente si se dominan los pasos anteriores y no se han cometido imprecisiones, no deben existir
estados semejantes y el diagrama no tendría reducción, esto se puede confirmar a partir de la conducta
que definen cada estado, si una conducta se repite, existirá un estado redundante. Recordar la conducta
se define a partir del vector de entrada, desde dónde se inicia (conducta anterior), hacia dónde se debe
dirigir, y con qué vector de salida (conducta futura).
Paso 5: Definir la asignación de estados que se empleará.
Esta sería una posibilidad de lograr mejores diseños, económicos. Sin embargo no existe una regularidad
que lo permita matemáticamente. Existen reglas experimentales, dos de ellas se ofrece en el texto de M.
Morris Mano (2007) y la tercera en el libro de Tinder (2000) que establece también las dos de Mano:
1era prioridad: "Regla de entrada", realice asignaciones lógicas adyacentes a los estados actuales que se
bifurcan "en" un estado siguiente común.
2da prioridad: los estados siguientes de un estado, deben tener asignaciones adyacentes, o sea realice
asignaciones lógicas adyacentes a los estados que son los siguientes estados "desde" un estado presente
común.
3era Prioridad: “Regla de salida”, solo útil en los casos de máquina con muchas variables de salida, se
realizan asignaciones lógicas adyacentes a estados que tengan las mismas salidas.
Como se había expresado no existe, hasta ahora, regularidades en la teoría de Máquinas de Autómatas
Finitos que permitan proyectar la asignación de estados garantizando resultados mínimos y por tanto
más económicos, por lo que los diseñadores se ven en la obligación de realizar varias veces el diseño,
con asignaciones diferentes, y seleccionar el de mejores resultados.
Paso 6: Selección de los tipos de Biestablea utilizar.
En esta tarea para lograr diseños económicos, también, solamente se pueden garantizar realmente a
través de realizar varios diseños empleando diferentes biestables y seleccionar la mejor. Hoy, bajo la
influencia del diseño con MSI y LSI, se utilizan biestables tipo D con alguna frecuencia, solamente tiene
una variable de entrada por lo que permiten utilizar las matrices de los dispositivos integrados con
mayor economía del dispositivo; se asegura que en circuitos con diagramas de estados cíclicos o
aproximadamente cíclicos trabajar con biestables T o JK da mejores resultados.
Paso 7: Elaboración de las tablas de excitación de los Flip-flop.
Biestable D Tabla Excitación D Biestable T Tabla Excitación T
D Qn+1 Qn Qn+1 D T Qn+1 Qn Qn+1 T
0 0 0 0 0 0 Qn 0 0 0
1 1 0 1 1 1 Qn’ 0 1 1
1 0 0 1 0 1
 1 1 1 1 1 0
Biestable JK Tabla Excitación JK
J K Qn+1 Qn Qn+1 J K
0 0 Qn 0 0 0-X
0 1 0 0 1 1-X
1 0 1 1 0 X-1
1 1 Qn’ 1 1 X-0
Paso 8: Obtención de las ecuaciones o funciones lógicas requeridas.
Paso 9: Dibujar los esquemas circuitales.

10. Diseñar una máquina de Mealy con una entrada X y una salida Z, que detecte la llegada de tres o
más ceros consecutivos, utilizando biestables tipo D.
Paso 1: Precisión de la descripción formal del circuito a diseñar.
Se dispone de una variable de entrada y una variable de salida, la cantidad de estados, en una
aproximación primaria sería un estado inicial y dos más para la detección de la secuencia, por lo tanto
serían 3 estados en Mealy, el estado inicial y otros dos estado para significar la conducta de haber
recibido el primer dígito de la secuencia y el segundo; si fuera una máquina de Moore tendría un estado
más que sería el que activaría la salida;

Paso 2: Precisión del diagrama de estado.

El Diagrama de Estado debe ofrecer la secuencia de estados; y las relaciones de las variables de entrada
y salidas con los estados.)
S0: se representa como estado inicial, con la significación (o conducta) de que no ha llegado el primer
dígito de la secuencia, o sea, solamente han llegado unos, cuando estando la máquina en S0 y llega por X
un 0, transiciona al estado S1, dando 0 en la salida.
S1: posee la significación (o conducta) de haber recibió el primer dígito de la secuencia 0, si
manteniéndose en este estado arriba otro 0 la máquina transiciona a S2; y si arriba un 1, entonces
transiciona a S0 pues se pierde la secuencia en detección y S0 representa esta condición (o conducta).
S2: que posee la significación (o conducta) de haber recibido el segundo dígito de la secuencia (otro 0),
por eso si estando en S2 llegara otro 0 la salida se activaría pues se detecta la secuencia y como se indica
que la máquina debe responder con 1 no solo cuando se reciben tres 0, sino también si fueran más de
tres, la máquina permanecerá en S 2; estando en S2 y llegara un 1 se pierde la secuencia y retorna al
estado que significa la conducta de no haber recibido el primer 0.

Paso 3: Elaboración de las tablas de estados y salida.

Variable Variable
Entrada Salida
E. P. X E.S. Z
S0 0 S1 0
 S0 1 S0 0
S1 0 S2 0
S1 1 S3 0
S2 0 S2 1
S2 1 S0 0
Paso 4: Simplificar la cantidad de estados. No existen estados compatibles.
Paso 5: Definir la asignación de estados que se empleará.
Como se dispone de tres estados se requerirá de dos variables de estado
1era prioridad:
S0 ↔ S1; S0 ↔ S2
2da prioridad:
S0 ↔ S1; S0 ↔ S2; S1 ↔S2
S0 ↔ S2 y S0 ↔ S1
S0 = 00; S1 = 01; S2 = 10
Paso 6: Elaboración de las tablas de Transición y salida.
Paso 7: Determinación de los tipos de Biestablea utilizar. Se emplearán F-F D.
Paso 8: Elaboración de las tablas de excitación de los Flip-flop.
E. P. V. E.S. V. Tabla de
Entrada Salida Excitación
q1 q0 X Q1 Q0 Z D1 D0
0 0 0 0 0 1 0 0 1
1 0 0 1 0 0 0 0 0
2 0 1 0 1 0 0 1 0
3 0 1 1 0 0 0 0 0
4 1 0 0 1 0 1 1 0
5 1 0 1 0 0 0 0 0
Paso 9: Obtención de las ecuaciones o funciones lógicas requeridas.

q1q0 q1q0
X 00 01 11 10 X 00 01 11 10
0 0 2 6 4 0 0 0 0 1
1 1 3 7 5 1 0 0 0 0
Z = X’q1q0’

q1q0 q1q0
X 00 01 11 10 X 00 01 11 10
0 0 1 0 1 0 1 0 0 0
1 0 0 0 0 1 0 0 0 0
D1 = X’q1’q0 + X’q1q0’ D0 = X’q1’q0’
Paso 10: Dibujar los esquemas circuitales.
Z = X’ q1 q0’
D1 = X’ q1’ q0 + X’ q1 q0’
D2 = X’ q1’ q0’
 11. Diseñar una máquina de Mealy con una entrada X y una salida Z, que detecte la llegada de tres o
más ceros consecutivos, o de tres o más unos consecutivos, dando una salida Z = 1 coincidiendo con
la aparición del tercer bit.
Paso 1: Precisión de la descripción formal del circuito a diseñar.
Se dispone de una variable de entrada y una variable de salida, la cantidad de estados, en una
aproximación primaria sería un estado inicial para las dos secuencias y dos más, para cada secuencia,
por lo tanto serían 5 estados en Mealy, en Moore tendría dos estados más que serían los que marcan la
salida en 7 estados;

Paso 2: Precisión del diagrama de estado. El Diagrama de Estado debe ofrecer la secuencia de estados; y
las relaciones de las variables de entrada y salidas con los estados.)
Cada estado define una clase de equivalencia con respecto a las diferentes historias. En nuestro caso
pueden distinguirse los siguientes estados:
Para el modelo de Mealy:
S0  No se ha recibido el primer cero, ni el primer uno.
S1  Se ha recibido un 0
S2  Se han recibido dos 0
S3  Se ha recibido un 1
S4  Se han recibido dos 1
En el modelo de Moore se añaden dos estado S5 y S6, los cuales garantizarían la salida activa.

Paso 3: Elaboración de las tablas de estados y salida.

(La información que ofrece el diagrama de estado se puede tabular en la tabla de estado y salida.)
 Variable Variable
Entrada Salida
E. P. X E.S. Z
S0 0 S1 0
S0 1 S3 0
S1 0 S2 0
S1 1 S3 0
S2 0 S2 1
S2 1 S3 0
S3 0 S1 0
S3 1 S4 0
S4 0 S1 0
S4 1 S4 1
Paso 5: Definir la asignación de estados que se empleará.
Como tenemos cuatro estados se requerirán dos variables de estados y la asignación de estados será:
1era prioridad:
S2 ↔ S4; S1 ↔ S4;
2da prioridad:
So ↔ S4; S1 ↔S2; S0 ↔S1; S0 ↔ S2
S0 = 000, S1 = 001, S2 = 010, S3 = 011, S4 = 100.
Paso 6: Elaboración de las tablas de Transición y salida.
Paso 7: Determinación de los tipos de Biestablea utilizar. Se emplearán F-F D.
Paso 8: Elaboración de las tablas de excitación de los Flip-flop.
E. P. V. E.S. V. Tabla de
Entrada Salida Excitación
q2 q1 q0 X Q2 Q1 Q0 Z D2 D1 D0
0 0 0 0 0 0 0 1 0 0 0 1
1 0 0 0 1 0 1 0 0 0 1 0
2 0 0 1 0 0 0 1 0 0 0 1
3 0 0 1 1 0 0 0 0 0 0 0
4 0 1 0 0 0 0 0 1 0 0 0
5 0 1 0 1 0 1 1 0 0 1 1
6 0 1 1 0 0 0 0 0 0 0 0
7 0 1 1 1 0 1 1 0 0 1 1
8 1 0 0 0 0 0 1 0 0 0 1
9 1 0 0 1 1 0 0 1 1 0 0
Paso 9: Obtención de las ecuaciones o funciones lógicas requeridas.
(Las funciones de excitación de los F-F y las funciones de salida del circuito.)
q2q1
q0X 00 01 11 10 q2q1 00 01 11 10 q2q1 00 01 11 10
00 0 4 X 8 q0X q0X
01 1 5 X 9 00 0 1 X 0 00 0 0 X 0
11 3 7 X X 01 0 0 X 1 01 0 0 X 1
01 2 6 X X 11 0 0 X X 11 0 0 X X
10 0 0 X X 10 0 0 X X
Z = X’q0‘q1 + Xq2 D2 = Xq2
z = ((X’q0‘q1)’ (Xq2)’)’ D2 = (Xq2)’’
 q2q1
q2q1 00 01 11 10 q0X 00 01 1 10
q0X 1
00 0 0 X 0 00 1 0 1X
01 1 1 X 0 01 0 1 0X
11 0 1 X X 11 0 1 XX
01 0 0 X X 01 1 0 XX
D1 = Xq0’q2’ + Xq1 D0 = q0’q1’ + Xq1
D1 = ((Xq0’q2’)’ (Xq1)’)’ D0 = ((q0’q1’) (Xq1)’)’
Paso 10: Dibujar el esquema circuital.
- 3 biestables D
- 3 compuerta OR de dos entradas o 8 compuerta NAND de dos entradas
- 2 compuertas AND de tres entradas o 2 compuerta NAND de tres entradas
- 2 compuertas AND de dos entradas
- 3 compuerta NOT
z = ((X’q0‘q1)’ (Xq2)’)’
D2 = (Xq2)’
D1 = ((Xq0’q2’)’ (Xq1)’)’
D0 = ((q0’q1’) (Xq1)’)’

 Añada una entrada asincrónica RESET que garantice las condiciones del estado inicial y el
reinicio del circuito.
 ¿Cómo modificaría el diseño si su formulación fuera la siguiente?:
Diseñar una máquina de Moore con una entrada X y una salida Z, que detecte la llegada de tres o más
ceros consecutivos, o de tres o más unos consecutivos, dando una salida Z = 1 coincidiendo con la
aparición del tercer bit.
IV CONCLUSIONES:
Responda las siguientes preguntas como autocontrol:
a. ¿Qué ventaja tiene el diseño sincrónico? ¿cuáles desventajas?
b. ¿Cuántos tipos de biestable con reloj dinámico se conocen?
 c. ¿Por qué con biestables con relojes dinámicos se puede diseñar circuitos secuenciales
sincrónicos?
Dé solución a los problemas propuestos 1 y 2.
1. Se le pide diseñar el dispositivo de control del funcionamiento de una escalera mecánica
bidireccional. En los dos extremos de la escalera existen sendos sensores de presión P1 y P2. El
dispositivo debe actuar sobre el motor (M) que acciona sobre la escalera e indicarle con M = 1
que se inicie el movimiento y con la variable S su dirección, que suba o baje. Si fuera a
descender la escalera S = 0 y si fuera a ascender S = 1. Cuando un usuario va subir o a bajar
accede a una plataforma que hace accionar los sensores P1 = 1 o P2 = 1, según vaya a bajar o a
subir. Cuando un sensor se activa se inicia el movimiento de la escalera, cuando el usuario sube
a la escalera el sensor se desactiva S = 0, pero la escalera continúa su movimiento, cuando llega
al otro extremo y el usuario abandona la escalera, al subir a la plataforma de bajada o de subida,
se activa el otro sensor y la escalera se deberá detener, haciéndose M = 0. Está prohibido por
diseño que cuando una escalera se encuentre en operación se active algún sensor.
No pretenda, inicialmente, solucionar totalmente el ejercicio, solamente llegue a las respuestas de las
siguientes preguntas:
 ¿El circuito lógico del dispositivo de control del funcionamiento de una escalera mecánica
bidireccional, es combinacional o secuencial? ¿Argumente la respuesta?
 ¿Puede establecer conductas diferentes en la operación de este circuito? ¿Cuántas? ¿Cuáles?
Guíense por la información que el circuito debe recordar para poder determinar la siguiente
secuencia.

2. Se le pide diseñar el dispositivo de control del funcionamiento de una barrera en un paso a nivel,
que sea capaz de accionar la barrera siempre que haya un tren entre los dos sensores X1 y X2
situados a una distancia L entre ellos. Los sensores se activan en presencia de un tren. Cuando
se activa un sensor, la variable lógica M debe activarse M = 1 para que la barrera descienda. Se
debe cumplir que:
1. La longitud del tren pueda ser mayor o menor que la distancia entre los sensores.
2. El tren pueda venir en cualquiera de los dos sentidos.
3. Se prohíbe por diseño, que un tren pueda estacionarse sobre el paso y retroceder.
No pretenda, inicialmente, solucionar totalmente el ejercicio, solamente llegue a las respuestas de las
siguientes preguntas:
 ¿El circuito lógico del dispositivo de control del funcionamiento de una barrera en un paso a
nivel, es combinacional o secuencial? ¿Argumente la respuesta?
 ¿Puede establecer conductas diferentes en la operación de este circuito? ¿Cuántas? ¿Cuáles?
Guíense por la información que el circuito debe recordar para poder determinar la siguiente
secuencia.
 Si la longitud del tren, por diseño, fuera siempre mayor que la distancia entre los sensores
¿cómo se modificaría el diseño?
En la próxima actividad debemos completar el dominio del diseño secuencial sincrónico. Comprender la
razón del sincronismo activado por borde, partiendo de un estudio de las limitaciones del diseño
secuencial asincrónico y las inestabilidades en el funcionamiento de los latch.