PRACTICA 1: CONTROL DE PUERTOS I/O

William Alexis, Hernández Chicol, 201801580,1 Kevin Sebastián, Cordero

Caballeros, 201800690,1 and Mynor Alfredo Petzera Lopez, 2018068351
1
Facultad de Ingeniería, Escuela de Mecánica Eléctrica, Universidad de San Carlos,
Edificio T1, Ciudad Universitaria, Zona 12, Guatemala.
En la práctica No. 1 del laboratorio de Electrónica 3 se analizaron las salidas de un circuito
combinacional de tres entradas logicas (X,Y y Z) el cual estaba compuesto de compuertas digitales
Xor, And, Or y Not, esto se hizo armando un esquemático en ISE Design Suite y simulando la salidas
con las 8 posibles combinaciones de entrada diferentes mediante los puertos de entrada y salida de
la tarjeta de desarrollo FPGA y también haciendo un análisis en papel con la misma cantidad de
entradas, con la finalidad de comparar la salida Q y la salida inversa Qinv obtenidos por el software
y obtenidos por un análisis hecho a mano.

I. OBJETIVOS y solo una de las entradas a la puerta es verdadera. Si

ambas entradas son falsas 0 o ambas son verdaderas, re-
A. Objetivo General sulta en una salida falsa. La XOR representa la función
de la desigualdad, es decir, la salida es verdadera si las
• Que el estudiante se familiarice con algunos de los entradas no son iguales, de otro modo el resultado es fal-
puertos de entrada y salida en la placa de desarrollo so. Una manera de recordar XOR es üno o el otro, pero
FPGA. no ambos".

B. Objetivos Específicos

• Que el estudiante aprenda a utilizar el software de

descripción de hardware.
• Implementar el conocimiento adquirido en una apli-
cación práctica.
• Analizar un circuito combinacional en un software.
II. MARCO TEÓRICO
Compuerta AND
La compuerta AND es también conocida como “todo
o nada”. En el Álgebra de Boole se representa por una
multiplicación, por lo tanto para tener la salida en estado
activo es necesario que sus entradas tengan un estado
binario 1, al tener una entrada inactiva “0” su salida será
0.
Figura 2: Símbolo de la compuerta XOR, su función y
tabla de verdad
Compuerta OR Es una puerta lógica digital que
implementa la disyunción lógica, se comporta de acuerdo
a la tabla de verdad mostrada a la derecha. Cuando todas
sus entradas están en 0 o en BAJA, su salida está en 0
o en BAJA, mientras que cuando al menos una o ambas
entradas están en 1 o en ALTA, su SALIDA va a estar en
1 o en ALTA. En otro sentido, la función de la compuerta
OR efectivamente encuentra el máximo entre dos dígitos
binarios, así como la función AND encuentra el mínimo

Figura 1: Símbolo de la compuerta AND, su función y

tabla de verdad
Compuerta XOR
Es una puerta lógica digital que implementa el o ex-
clusivo; es decir, una salida verdadera 1 resulta si una,
Figura 3: Símbolo de la compuerta XR, su función y tabla
de verdad
Compuerta INV La compuerta NOT o INV, po-
 2

see una entrada y una salida, su propósito es producir X Y Z Q Qinv

una salida inversa o contraria a su entrada. Si la entrada 0 0 0 0 1
se encuentra en estado activo “1” se tendrá a la salida un 0 0 1 0 1
estado inactivo “0” y para el caso contrario, si la entrada 0 1 0 0 1
0 1 1 1 0
se encuentra en estado inactivo “0” a la salida estará en
1 0 0 0 1
estado activo “1”.
1 0 1 1 0
1 1 0 1 0
1 1 1 1 0

Cuadro II: Salidas obtenidas de manera matemática del

circuito de la Figura 5

Figura 4: Símbolo de la compuerta NOT, su función y IV. DISCUSIÓN DE RESULTADOS

tabla de verdad
A continuación, se presenta el circuito combinacional
analizado en la practica:
Figura 5: Esquemático del Circuito Lógico
III. RESULTADOS
En el Cuadro I se muestran los resultados obtenidos de
las diferentes entradas lógicas para X, Y y Z del circui-
to esquemático de la Figura 5. Realizado en ISE Design
Suite.
En el cuadro 1 que reflejan los resultados obtenidos
por medio de la simulación realizada, se observa que pa-
ra la salida Q el valor siempre será 0 lógico o tendrá un
Estado Bajo, cuando en sus entradas ingrese un Estado
Alto o no exista ninguno, mientras que para QIN V será
exactamente lo contrario, pues su estado de salida es Al-
to cuando no exista ningún estado alto en sus entradas
o haya solamente un estado alto, esto se debe a la com-
puerta NOT que hay en la salida del circuito ya que está
no da una salida contrario a la salida Q como se muestra
en su tabla de verdad en la Figura 4.
Para que el estado de salida de Q se alto, es necesario te-
ner en la entrada dos o tres estados altos, así la salida del
circuito será ALTO, mientras que para la salida QIN V ,
tendremos lo contrario debido a la compuerta NOT. Al
realizar los cálculos de matemática, se logra obtener el
Cuadro II, donde los estados de salida para Q y QIN V
son exactamente iguales a los del Cuadro I, esto nos per-
mite afirmar que la simulación realizada por el Software
ISE Design Suite, cumple con el comportamiento del cir-
cuito lógico que se realizó de manera física o teórica.

X Y Z Q Qinv V. CONCLUSIONES
0 0 0 0 1
0 0 1 0 1
0 1 0 0 1 1. Para la práctica, los puertos de entrada fueron los
0 1 1 1 0 Dip Switch y los puertos de salida fueron los Led.
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0 2. En circuito combinacional están relacionadas las sa-
1 1 1 1 0 lidas con las entradas mediante funciones de suma,
multiplicación, complemento, etc. Según el tipo de
Cuadro I: Salidas obtenidas del circuito simulado en compuertas digitales que se usen.
ISE Design Suite

3. El software ISE Design Suite es utilizado especial-

En el siguiente cuadro se muestran los datos obtenidos mente para tarjetas de desarrollo FPGA y tiene una
por de manera matemática. El procedimiento se adjunta amplia cantidad de herramientas para el analisis y
en Anexos. la programación del mismo.
 3

VI. ANEXOS

Figura 10: Programación utilizada para la simulación pa-

ra X = 0, Y = 0 y Z = 1

Figura 6: Esquemático del conjunto de componentes ge-

nerado por medio de ISE Design Suite

Figura 11: Simulación para X = 0, Y = 0 y Z = 1

Figura 7: Modificaciones hechas en el archivo elbertv2.ucf

Figura 12: Programación utilizada para la simulación pa-

ra X = 0, Y = 1 y Z = 0
Figura 8: Programación utilizada para la simulación para
X = 0, Y = 0 y Z = 0

Figura 9: Simulación para X = 0, Y = 0 y Z = 0 Figura 13: Simulación para X = 0, Y = 1 y Z = 0

 4

Figura 14: Programación utilizada para la simulación pa- Figura 18: Programación utilizada para la simulación pa-
ra X = 0, Y = 1 y Z = 1 ra X = 1, Y = 0 y Z = 1

Figura 15: Simulación para X = 0, Y = 1 y Z = 1 Figura 19: Simulación para X = 1, Y = 0 y Z = 1

Figura 16: Programación utilizada para la simulación pa- Figura 20: Programación utilizada para la simulación pa-
ra X = 1, Y = 0 y Z = 0 ra X = 1, Y = 1 y Z = 0

Figura 17: Simulación para X = 1, Y = 0 y Z = 0 Figura 21: Simulación para X = 1, Y = 1 y Z = 0

 5

Figura 22: Programación utilizada para la simulación pa-

ra X = 1, Y = 1 y Z = 1

Figura 25: Cálculos Lógicos para la Figura 1.

Figura 23: Simulación para X = 1, Y = 1 y Z = 1

Figura 24: Xilinx FPGA Editor

Cálculos Matemáticos del Circuito de la

Figura 5
 6

Figura 27: Cálculos Lógicos para la Figura 1.

Figura 26: Cálculos Lógicos para la Figura 1.

[1] Morris, Mano M. (Tercera Edición). (2003). Diseño Digi-

tal. Editorial: Pearson Education. ISBN: 970-26-0438-9