a) Pinout microprocesador 8088 con descripción del mismo

DESCRIPCION DE PINES 8088

Las siguientes descripciones de las funciones de los pines son para sistemas 8088 en modo mínimo o
máximo. El "bus local" en estas descripciones es la conexión de interfaz de bus multiplexada directa al
8088 (sin tener en cuenta los búferes de bus adicionales

Símbolo Pin No. Tipo Nombre y función

AD7 – AD0 9-16 I/O BUS DE DATOS DE DIRECCIÓN:
Estas líneas constituyen la memoria multiplexada en el tiempo /
dirección de E/ S (T1) y el bus de datos (T2, T3, Tw, T4). Estas
líneas están activas ALTA y flotan a 3 estados OFF durante el
reconocimiento de interrupción y el reconocimiento de
retención del bus local.
A15 – A8 2–8,39 O AUTOBÚS DE DIRECCIÓN:
Estas líneas proporcionan los bits de dirección 8 a 15 para todo
el ciclo del bus (T1-T4). Estas líneas no tienen que estar
bloqueadas por ALE para seguir siendo válidas. A15 – A8 están
activos en ALTO y flotan a 3 estados APAGADO durante el
reconocimiento de interrupción y el “reconocimiento de
retención” del bus local.
A19 / S6, O DIRECCIÓN / ESTADO:
A18 / S5, Durante T1, estas son las cuatro líneas de dirección más
35–38 importantes para las operaciones de memoria. Durante las
A17 / S4, operaciones de E / S, estas líneas son BAJAS. Durante las
A16 / S3 operaciones de memoria y E / S, la información de estado está
disponible en estas líneas durante T2, T3, Tw y T4. S6 siempre
es bajo. El estado del bit de bandera de habilitación de
interrupciones (S5) se actualiza al comienzo de cada ciclo de
reloj. S4 y S3 se codifican como se muestra. Esta información
indica qué registro de segmento se está utilizando actualmente
para acceder a datos. Estas líneas flotan a 3 estados
 APAGADAS durante el '' reconocimiento de retención '' del bus
local.

RD 32 O LEER:
La luz estroboscópica de lectura indica que el procesador está
realizando un ciclo de lectura de E / S o de memoria, según el
estado del pin IO / M o S2. Esta señal se usa para leer
dispositivos que residen en el bus local 8088. RD está activo
BAJO durante T2, T3 y Tw de cualquier ciclo de lectura, y se
garantiza que permanecerá ALTO en T2 hasta que el bus local
8088 haya flotado. Esta señal flota a 3 estados APAGADO en
"retención de reconocimiento".
READY 22 I LISTO:
es el reconocimiento de la memoria direccionada o del
dispositivo de E / S de que completará la transferencia de datos.
La señal RDY de la memoria o E / S es sincronizada por el
generador de reloj 8284 para formar READY. Esta señal está
activa ALTA. La entrada 8088 READY no está sincronizada.
No se garantiza el funcionamiento correcto si no se cumplen los
tiempos de configuración y espera.
INTR 18 I SOLICITUD DE INTERRUPCIÓN:
es una entrada activada por nivel que se muestrea durante el
último ciclo de reloj de cada instrucción para determinar si el
procesador debe entrar en una operación de reconocimiento de
interrupciones. Una subrutina se vectorada a través de una tabla
de búsqueda de vectores de interrupción ubicada en la memoria
del sistema. Se puede enmascarar internamente mediante el
software que restablece el bit de habilitación de interrupciones.
INTR está sincronizado internamente. Esta señal está activa
ALTA.
TEST 23 I PRUEBA:
la entrada es examinada por la instrucción "esperar prueba". Si
la entrada TEST es BAJA, la ejecución continúa; de lo
contrario, el procesador espera en un estado "inactivo". Esta
entrada se sincroniza internamente durante cada ciclo de reloj
en el borde anterior de CLK.
NMI 17 I INTERRUPCIÓN NO ENMASCARABLE:
es una entrada activada por flanco que provoca una interrupción
de tipo 2. Una subrutina se vectorada a través de una tabla de
búsqueda de vectores de interrupción ubicada en la memoria del
sistema. NMI no se puede enmascarar internamente mediante
software. Una transición de LOW a HIGH inicia la interrupción
al final de la instrucción actual. Esta entrada está sincronizada
internamente.
RESET 21 I REINICIAR:
hace que el procesador finalice inmediatamente su actividad
actual. La señal debe estar activa ALTA durante al menos
cuatro ciclos de reloj. Reinicia la ejecución, como se describe
en la descripción delconjunto de instrucciones, cuando RESET
devuelve LOW. RESET está sincronizado internamente.
CLK 19 I RELOJ:
proporciona la sincronización básica para el procesador y el
controlador de bus. Es asimétrico con un ciclo detrabajo del
33% para proporcionar una sincronización interna optimizada.
VCC 40 VCC: es el una 5V gramo Pin de alimentación del 10%.
 GND 1,20 GND: son los pines de tierra.
MN/MX 33 I MÍNIMO MÁXIMO:indica en qué modo debe operar el
procesador. Los dos modos se describen en las siguientes
secciones.

Las siguientes descripciones de las funciones de los pines corresponden al modo mínimo del 8088 (es
decir, MN / MX mi VCC). Sólo se describen las funciones de los pines que son exclusivas del modo
mínimo; todas las demás funciones de los pines son las descritas anteriormente.

Símbolo Pin Tipo Nombre y función:

No.
IO/M 28 O LÍNEA DE ESTADO:
Es un modo máximo invertido S2. Se utiliza para distinguir un acceso a
la memoria de un acceso de E / S. IO / M se vuelve válido en el T4 que
precede a un ciclo de bus y permanece válido hasta el T4 final del ciclo
(I / O mi ALTO, M miBAJO). IO / M flota a 3 estados APAGADO en el
bus local '' confirmación de retención ''.
WR 29 O ESCRIBIR:
la luz estroboscópica indica que el procesador está realizando una
escritura en la memoria o un ciclo de escritura de E / S, según el estado
de la señal de E / S. WR está activo para T2, T3 y Tw de cualquier ciclo
de escritura. Está activo BAJO y flota a 3 estados APAGADO en el bus
local '' confirmación de retención ''.
INTA 24 O INTA:
se utiliza como luz estroboscópica de lectura para los ciclos de
confirmación de interrupciones. Está activo BAJO durante T2, T3 y Tw
de cada ciclo de reconocimiento de interrupciones.
ALE 25 O HABILITACIÓN DE LATCH DE DIRECCIÓN:
es proporcionado por el procesador para enganchar la dirección en un
pestillo de dirección. Es un pulso ALTO activo durante el reloj bajo de
T1 de cualquier ciclo de bus. Tenga en cuenta que ALE nunca se flota.
DT/R 27 O TRANSMISIÓN / RECEPCIÓN DE DATOS:
es necesario en un sistema mínimo que desee utilizar un transceptor de
bus de datos. Se utiliza para controlar la dirección del flujo de datos a
través del transceptor. Lógicamente, DT / R es equivalente a S1 en el
modo máximo, y su tiempo es el mismo que para IO / M (T mi ALTA, R
mi BAJO). Esta señal flota a 3 estados APAGADO en el
"reconocimiento de retención" local.
DEN 26 O HABILITAR DATOS:
se proporciona como una habilitación de salida para el transceptor de
bus de datos en un sistema mínimo que utiliza el transceptor. DEN está
activo BAJO durante cada acceso a memoria y E / S, y para ciclos
INTA. Para un ciclo de lectura o INTA, está activo desde la mitad de T2
hasta la mitad de T4, mientras que para un ciclo de escritura, está activo
desde el comienzo de T2 hasta la mitad de T4. DEN flota a 3 estados
APAGADO durante el '' reconocimiento de retención '' del bus local.
HOLD, 31,30 I,O SOSTENER:
HLDA indica que otro maestro está solicitando una "retención" de bus local.
Para ser reconocido, HOLD debe estar activo ALTO. El procesador que
recibe la solicitud de "retención" emitirá HLDA (ALTA) como
reconocimiento, en medio de un ciclo de reloj T4 o Ti. Simultáneamente
con la emisión de HLDA, el procesador hará flotar el bus local y las
líneas de control. Después de que se detecta que HOLD es BAJO, el
procesador reduce HLDA, y cuando el procesador necesita ejecutar otro
ciclo, volverá a controlar el bus local y las líneas de control. HOLD y
HLDA tienen resistencias pull-up internas. Hold no es una entrada
asincrónica. Debe proporcionarse sincronización externa si el sistema no
puede garantizar de otro modo el tiempo de configuración.
 SSO 34 O LÍNEA DE ESTADO:
es lógicamente equivalente a SO en el modo máximo. La combinación
de SSO, IO / M y DT / R
permite que el sistema decodifique completamente el estado actual del
ciclo del bus.

Las siguientes descripciones de las funciones de los pines son para el sistema 8088/8288 en modo
máximo (es decir, MN / MX mi GND). Sólo se describen las funciones de los pines que son exclusivas
del modo máximo; todas las demás funciones de los pines son las descritas anteriormente.

Símbolo Pin Tipo Nombre y función

No.
S2, S1, 26 – O ESTADO:
S0 28 está activo durante el reloj alto de T4, T1 y T2, y vuelve al estado pasivo
(1,1,1) durante T3 o durante Tw cuando READY es HIGH. El
controlador de bus 8288 utiliza este estado para generar todas las señales
de control de acceso a la memoria y E / S. Cualquier cambio de S2, S1 o
S0 durante T4 se usa para indicar el comienzo de un ciclo de bus, y el
regreso al estado pasivo en T3 y Tw se usa para indicar el final de un
ciclo de bus. Estas señales flotan a 3 estados APAGADO durante el
"reconocimiento de retención". Durante el primer ciclo de reloj después
de que RESET se activa, estas señales están activas en ALTO. Después
de este primer reloj, flotan a 3 estados OFF.

RQ/GT0, 30,31 I/O SOLICITUD / SUBVENCIÓN:

RQ/GT1 Los pines son utilizados por otros maestros de bus local para forzar al
procesador a liberar el bus local al final del ciclo de bus actual del
procesador.

LOCK 29 O BLOQUEAR:
indica que otros maestros de bus del sistema no deben obtener el control
del bus del sistema mientras LOCK esté activo (LOW). La señal LOCK
es activada por la instrucción del prefijo "LOCK" y permanece activa
hasta que se completa la siguiente instrucción. Esta señal está activa
BAJA y flota a 3 estados desactivados en "retención de
reconocimiento".
QS1, 24,25 O ESTADO DE LA COLA:
QS0 proporcionar estado para permitir el seguimiento externo de la cola de
instrucciones interna 8088.El estado de la cola es válido durante el ciclo
CLK después del cual se realiza la operación de la cola.
- 34 O El pin 34 siempre está alto en el modo máximo.