RELATORÍA 31 DE OCTUBRE

Santiago Herrera Cabrera, santiago.cabrera@correounivalle.edu.co

Jose David Libreros Muñoz, libreros.jose@correounivalle.edu.co

Se da inicio a la clase con una breve definición de las unidades de diseño y se dio una breve
definición de estas, “Una unidad de diseño es el mínimo conjunto de instrucciones o de líneas de
VHDL que son compilados”, es decir, son construcciones de diseño que se pueden analizar o
compilar independientemente las unas de las otras, y con una o más de estas unidades se
construye un archivo de diseño.

Las unidades de diseño se dividen en 5 tipos::

● Declaración de la ​entidad​.
● Arquitectura de la ​entidad​.
● Declaración del ​paquete​.
● Cuerpo del ​paquete​.
● Configuración.

Con lo estipulado en el curso se definió que tanto la declaración de la entidad y la arquitectura

de la entidad son temas en los cuales se va a enfocar el curso, es decir, se les dará prioridad por
sobre los otros tipos de unidad de diseño, sin embargo, es posible que también veamos la
declaración del paquete y el cuerpo del paquete. Configuración es un tipo de unidad de diseño que
no se tratará en el transcurso del curso debido a que herramientas como Quartus lo realizan de
forma transparente al usuario.

Definiendo los tipos de unidades de diseño que existen se denoto la importancia tanto de la
entidad como la del paquete, dando a continuación definiciones a estas.

Entidad: ​Es cualquier tipo de proyecto, sin importar su función, que esté declarado como
entidad. Por ejemplo nuestra entidad puede ser un circuito sumador, un circuito aritmético, una
máquina de estados, un registro, o cualquier otro tipo de diseño que reciba unas entradas y
entregue unas salidas.

Paquete: ​Es una estructura de código almacenado y que se puede trabajar en cualquier
proyecto. Son un conjunto de subprogramas, constantes, declaraciones, etc. con el fin de
implementar algún servicio.
 Se mencionó también que el VHDL guarda similitudes con lenguajes como C, el cual tiene
estructuras muy similares a las de VHDL, la principal diferencia es que uno describe el diseño de
hardware (HDL) y el otro describe el diseño de software (SDL).

Se realizó un ejemplo para comprender mejor la declaración de entidad y arquitectura de la

entidad, se realizará un circuito sumador de 32 bits sin signo combinacional.

Definimos la entidad como sumador_32

Usando la cláusula “port” definimos tanto puertos de entrada como de salida

Como se puede observar se definieron A y B como puertos de entrada del tipo

standard_logic_vector con un ancho de 32 bits, se define S como puerto de salida del tipo
standard_logic_vector.

Para finalizar la declaración de la entidad sólo es necesario un end

Además se hizo énfasis en que existen muchas maneras de programar, unas más eficientes
que otras

en donde se puede definir un valor genérico n (natural) igual a 32 y además podemos definir
todas las entradas de la entidad en una sola línea de código y todas la salidas de la entidad en una
sola línea de código.
 Realizando este código en clase se observó que ocurria un error al compilar, esto era debido a
que no habíamos declarado unas librerías necesarias para la correcta ejecución del código.

Terminada la declaración de la entidad damos inicio a la arquitectura de la entidad

esta arquitectura es denominada como combinacional.

Para concluir definimos qué operación hace la arquitectura

En la arquitectura se definió que al valor de S se le asigna la suma de A y B, y esto es posible

por la librería que declaramos al inicio del código.

En conclusión la clase trato de dar una introducción al VHDL y una guía básica de como
declarar la entidad y como declarar la arquitectura, en un archivo de diseño de VHDL.