UNIVERSIDAD TÉCNICA DE AMBATO

FACULTAD DE INGENIERÍA EN SISTEMAS, ELECTRÓNICA E

INDUSTRIAL

CARRERA DE INGENIERÍA EN ELECTRÓNICA Y COMUNICACIONES

VLSI

OCTAVO “A”

Tarea N° 1

Tema

“Creación de un proyecto VHDL (Compuerta OR)”

Integrantes
Garcés Diana
Montes de Oca Bryan
Pastuña Henry

Fecha de Envío
6 de diciembre de 2019
Fecha de Entrega
12 de diciembre de 2019

Docente: Ing. Edgar Patricio Córdova Córdova

SEPTIEMBRE 2019 - FEBRERO 2020

AMBATO - ECUADOR
1. TEMA
“Modelado VHDL”

2. OBJETIVOS

a. OBJETIVO GENERAL
 Investigar los pasos para la creación de un Proyecto VHDL

b. OBJETIVOS ESPECÍFICOS
 Determinar el procedimiento para la creación de un proyecto VHDL.
 Crear un programa VHDL de una compuerta OR.
 Indagar en el entorno de simulación como crear el forzado de variables y que
es el test bench.

3. DESARROLLO

Pasos para la creación de un proyecto VHDL

Primero abrimos ISE Desing Suit de Xilinx, de ahí nos aparece la siguiente ventana.

Le damos clic en File y escogemos New Project.

Luego nos aparece la siguiente ventana, en donde se va a escribir el nombre, la localización y el
directorio de trabajo del proyecto. Es recomendable que la localización y el directorio de
trabajo se encuentren en el mismo lugar. De igual forma para la localización se recomienda
primero crear una nueva carpeta en documentos para que se pueda crear nuestro proyecto.
Luego le damos clic en NEXT.

Nos aparece la siguiente ventana en donde se escogerán las configuraciones de nuestro

proyecto. En la primera ventana se escoge la placa de desarrollo de evaluación, aquí se escoge
con la que se desea trabajar.

En la categoría del producto se escoge la familia del producto que nosotros deseamos, en este
caso se escogió la Spartan3E.
Luego se procede a escoger el dispositivo a utilizarse, en este caso se escogería el dispositivo
existente en el laboratorio.

Luego se procede a escoger el tipo de paquetes.

De igual forma se puede escoger la velocidad con la que se va a trabajar.

En la siguiente sección se le deja como esta. Como se puede visualizar en las siguientes
imágenes.
Una vez finalizado de escoger las configuraciones del programa se le da clic en Next. Donde
nos aparece la siguiente ventana. En donde se especifica las configuraciones escogidas por
nosotros. Luego damos clic en finish.
En la parte superior izquierda de la ventana principal se puede encontrar nuestro proyecto, y
como se puede ver se encuentra vacio, para esto vamos a crear una nueva fuente de trabajo.

Para esto le damos clic derecho y escogemos New Source.

Donde nos aparece la siguiente ventana en donde nosotros escogeremos el tipo de fuente
deseado, en este caso como se va a trabajar en VHDL, nosotros escogemos VHDL Module, de
igual forma se le agrega un nombre y la dirección donde se va a guardar nuestro Source. Le
damos clic en Next.

Nos aparece la siguiente ventana en donde nosotros escribiremos nuestras variables, de igual
manera se escoge la dirección que van a tomar ellos, ya sea como entrada, salida o entrada y
salida. Una vez definido esto se da clic en Next.
Donde nos aparece la siguiente ventana con nuestras variables creadas, le damos clic en finish
y se creó nuestro proyecto.

Creación de la compuerta OR

Agregamos el código necesario para realizar simulación de la compuerta

 Verificamos que no exista errores en la simulación

Nos dirigimos a las siguientes a la siguiente pestaña y damos clic en View RTL

Damos doble clic e ingresaremos en la compuerta en la cual podremos ver las entradas y la
salida
Ejecutamos el simulador en el cual se verificará por medio de las entradas el comportamiento
de la compuerta OR

Para forzar los valores de las entradas damos clic derecho sobre la variable de ingreso y
seleccionamos Force Constant

4. CONCLUSIONES
 Se determinó el procedimiento para la creación de un proyecto VHDL con lo cual se
aplicó todos los conocimientos adquiridos.
 Se creó un programa VHDL de una compuerta OR con lo cual aplico los códigos
combi nacionales para la compuerta OR.
 Se indago en el entorno de simulación como crear el forzado de variables y que es el
test bench.