MICROPROCESADORES

Es el circuito integrado central más complejo de un sistema informático; a modo

de ilustración, se le suele llamar por analogía el «cerebro» de un ordenador.
Intel:

 Celeron: Son procesadores económicos con dos núcleos y dos hilos que
ofrecen un buen rendimiento en ofimática general, multimedia y navegación.
El primer Celeron fue lanzado en agosto de 1998, basado en el Intel
Pentium II; posee menos memoria caché o algunas funcionalidades
avanzadas desactivadas, presenta un consumo de energía muy bajo, con
un TDP que alcanza los 10W como máximo

 Pentium: Mejoran el rendimiento frente a los anteriores ofreciendo mayores

frecuencias de reloj, aunque en general son casi idénticos, ya que
mantienen dos núcleos y dos hilos, se lanzó al mercado el 22 de marzo de
1993,1 con velocidades iniciales de 60 y 66 MHz, 3.100.000 transistores,
caché interno de 8 KiB para datos y 8 KiB para instrucciones, presenta un
TDP es de 24,5 W.

 Core i3: Fue lanzado el 07 de enero de 2010, posee un doble núcleo con
procesador gráfico integrado, la GPU, denominada Intel HD que funciona a
733 MHz., posee 4 MiB de caché de nivel 2, y un controlador de memoria
para DDR3, presenta un TDP de 73W.

 Core i5: Son una de las gamas con mejor relación rendimiento-precio que
ofrece Intel, fue lanzada el 08 de septiembre de 2009; posee un procesador
de 2,66 GHz Lynnfield cuádruple núcleo con tecnología Hyper-Threading
desactivada, su memoria caché L3 en Core i5-5xx se reduce a 3 MiB,
mientras que el Core i5-6xx utiliza el caché completo y el Core i3 3xx no
soporta la tecnología Turbo Boost, presenta un TDP de 95W.

 Core i7: Tenemos procesadores de cuatro núcleos y ocho hilos, fue lanzado
el 17 de noviembre de 2008, posee una memoria cache de 12 MiB, son los
primeros procesadores que usan la microarquitectura Nehalem de Intel y es
el sucesor de la familia Intel Core 2, presenta un TDP de 130W.

 Core i9 Extreme: son procesadores que tienen entre seis y dieciocho

núcleos, fue lanzado mayo de 2017, son compatibles con la memoria RAM
DDR4, utilizan la tecnología Intel Turbo Boost y la tecnología Hyper-
threadingel, presenta una memoria cache de 12MB y un TDP de 140-165W.

AMD:

 Athlon: Presenta versiones de dos a cuatro núcleos, fue lanzado el 21 de

agosto de 1999, presenta una memoria cache de 512 KiB, su rango de
velocidad de reloj va desde los 650 MHz hasta los 1,4 GHz, posee un TDP
de 89/100W.
  APUs: Integran procesador y GPU en un mismo encapsulado. Las
configuraciones son muy variadas ya que podemos encontrar versiones con
procesadores de dos a cuatro núcleos y núcleos gráficos bastante potentes,
fue lanzado el 04 de enero de 2011, posee una memoria cache de 1MB y
un TDP de 9W.

 FX 4300: Tienen cuatro núcleos y unas frecuencias de trabajo muy altas, lo

que les permite ofrecer un buen rendimiento en general, fue lanzada en el
año 2011, presenta una memoria cache de 8MB y un TDP de 95W.

 FX 6300: Están un peldaño por encima de los anteriores, ya que cuentan

con seis núcleos y también tienen frecuencias de trabajo muy elevadas, fue
lanzada en el año 2011, presenta una memoria cache de 8MB y un TDP de
95W.

 FX 8300: Son la gama media actual de AMD junto con los FX 9000,
aunque éstos últimos no son recomendables por su altísimo TDP. Tienen
ocho núcleos y unas frecuencias de trabajo que superan los 4 GHz, fue
lanzada en el año 2011, presenta una memoria cache de 8MB y un TDP
de 95W.

 RYZEN: Son los actuales tope de gama de AMD. Utilizan una nueva
arquitectura, están fabricados en proceso de 14 nm y cuentan con versiones
que van desde los cuatro núcleos y cuatro hilos hasta los ocho núcleos y
dieciséis hilos, fue lanzado en el año 2017 presenta una memoria cache
hasta 64MB y un TDP de 250W.

 ThreadRipper: Mantienen bases de la arquitectura RYZEN pero elevan el

máximo de núcleos-hilos a 16 y 32, soportan configuraciones de memoria
en cuádruple canal y ofrecen una mayor cantidad de líneas PCIE. fue
lanzado en el año 2017.

ARM:

Es una arquitectura RISC (Reduced Instruction Set Computer=Ordenador con

Conjunto Reducido de Instrucciones) de 32 bits y, con la llegada de su versión
V8-A, también de 64 Bits, desarrollada por ARM Holdings. Se llamó Advanced
RISC Machine, y anteriormente Acorn RISC Machine. Presenta un conjunto de
instrucciones de 32 y 64 bits, fue lanzado en 1987.

Versión de
Famili Característica Caché MIPS efecti
Arquitectur Núcleo
a s (I/D)/MMU vos @ MHz
a

ARMv1
ARM1 ARM1 Nulo
(obsoleto)
 4 MIPS @
Añadida
ARMv2 8 MHz
ARM2 instrucción MUL Nulo
(obsoleto) 0.33 DMIPS
(multiplicar)
/MHz

Integrado
ARM2
MEMC (MMU),
gráficos y un
ARMv2a procesador de Nulo, 7 MIPS @
ARM250
(obsoleto) E / S. Añadidas MEMC1a 12 MHz
instrucciones
SWP y SWPB
(swap).

Primera
12 MIPS @
integración de
ARMv2a 4K 25 MHz
ARM3 ARM2a una memoria
(obsoleto) unificados 0.50 DMIPS
caché en un
/MHz
ARM.

Soporte de
dirección de
10 MIPS @
ARM60 memoria de 32 Nulo
12 MHz
bits (frente a los
26 bits)

Como ARM60,
caché y un bus
ARMv3 cooprocesador
ARM6 4K 28 MIPS @
(obsoleto) ARM600 (para la unidad
unificados 33 MHz
de coma
flotante
FPA10).

17 MIPS @
Como ARM60,
4K 20 MHz
ARM610 caché, sin bus
unificados 0.65 DMIPS
coprocesador.
/MHz
 8 KB unifi
ARM700 40 MHz
cados

8 KB
ARM710 Como ARM700 40 MHz
unificados

40 MHz
ARM710 8 KB
Como ARM700 0.68 DMIPS
a unificados
/MHz

ARMv3 Como
ARM7 ARM710 8 KB
(obsoleto) ARM710a, SoC 18 MHz
0 unificados
integrado.

Como
ARM750 4 KB
ARM710a, SoC 40 MHz
0 unificados
integrado.

ARM7500, "FE"
añadido un 56 MHz
ARM750 4 KB
FPA y un 0.73 DMIPS
0FE unificados
controlador de /MHz
memoria EDO.

15 MIPS @
Segmentación
ARM7TD 16.8 MHz
de 3 etapas, nulo
MI(-S) 63 DMIPS
Thumb
@ 70 MHz

8 KB
ARM7 ARM710 ARM7TDMI, 36 MIPS @
ARMv4T unificados
TDMI T caché 40 MHz
, MMU

8 KB
ARM720 ARM7TDMI, unificados 60 MIPS @
T caché , MMU 59.8 MHz
con FCSE
 ARM740 ARM7TDMI,
MPU
T caché

Segmentación
de 5 etapas,
ARM7EJ Thumb, Jazelle
ARMv5TEJ nulo
-S DBX, mejora de
instruciones
DSP

203 MHz
16 KB/16
SA-110 1.0 DMIPS/
KB, MMU
MHz

Strong
ARMv4 SA-110, SoC 16 KB/8
ARM SA-1100 203 MHz
integrado KB, MMU

SA-110, SoC 16 KB/8

SA-1110 206 MHz
integrado KB, MMU

Segmentación
de 5 fases,
84 MIPS @
predilección de 8 KB
ARM810 72 MHz
ARM8 ARMv4 5 salto estático, unificados
1.16 DMIPS
memoria de , MMU
/MHz
doble ancho de
banda

Segmentación
ARM9TD
de 5 fases, nulo
MI
Thumb

ARM9
ARMv4T 16 KB/16
TDMI
KB, MMU
ARM920 ARM9TDMI, con FCSE 200 MIPS
T caché @ 180 MHz
(Fast
Context
Switch
 Extension
)6

ARM922 ARM9TDMI, 8 KB/8

T cachés KB, MMU

ARM940 ARM9TDMI, 4 KB/4

T cachés KB, MPU

variables,
Thumb, mejora memoria
ARM946 de estrecha
E-S instrucciones mente
DSP, caché acoplada,
MPU

ARMv5TE
Thumb, Mejora
ARM966 de sin caché,
E-S instrucciones TCMs
DSP

ARM9
E ARM968 sin caché,
ARM966E-S
E-S TCMs

Thumb, Jazelle
variables, 220 MIPS
ARM926 DBX, Mejora de
ARMv5TEJ TCMs, @
EJ-S instrucciones
MMU 200 MHz,
DSP

sin
Procesador sin
ARM996 cachés,
ARMv5TE reloj, como
HS TCMs,
ARM966E-S
MPU

Segmentación
ARM1 ARM102 32 KB/32
ARMv5TE de 6 fases,
0E 0E KB, MMU
Thumb, Mejora
de
 instrucciones
DSP, (VFP)

ARM102 16 KB/16
ARM1020E
2E KB, MMU

Thumb, Jazelle
variable,
ARM102 DBX, Mejora de
ARMv5TEJ MMU o
6EJ-S instrucciones
MPU
DSP, (VFP)

Procesador
80200/IO E/S, Thumb,
P310/IO Mejora de
P315 instrucciones
DSP

400/600 MH
80219
z

600 BogoMi
IOP321 ps @
600 MHz

XScale ARMv5TE
IOP33x

1–2 núcleos, 32K/32K

IOP34x Acelerador de L1, 512K
RAID L2, MMU

PXA210:
133 y
Procesador de
200 MHz,
PXA210/ aplicaciones,
PXA250:
PXA250 Segmentación
200, 300,
de 7 fases
and
400 MHz
 400
BogoMips
@
32KB/32K
PXA255 400 MHz;
B, MMU
371–533
MIPS @
400 MHz14

200, 300 y
PXA263
400 MHz

default
400 MHz,
PXA26x
más de
624 MHz

Procesador de 32 KB/32 800 MIPS

PXA27x
Aplicaciones KB, MMU @ 624 MHz

PXA800(
E)F

PXA3XX
32KB/32K
(nombre 1000 MIPS
B L1,
en clave @
TCM,
"Monaha 1.25 GHz
MMU
ns")

PXA900

Procesador de
IXC1100
control de vuelo

IXP2400/
IXP2800
 IXP2850

IXP2325/
IXP2350

IXP42x

Segmentación
de 8
740 @ 532–
etapas, SIMD,
665 MHz
ARM113 Thumb, Jazelle variable,
ARMv6 (i.MX31
6J(F)-S15 DBX, (VFP), MMU
SoC), 400–
Mejora de
528 MHz
instrucciones
DSP

Segmentación
de 9
etapas, SIMD,
ARM115 Thumb-2, variable,
ARM1 ARMv6T2
6T2(F)-S (VFP), Mejora MPU
1
de
instrucciones
DSP

variable,
ARM117 ARM1136EJ(F)
ARMv6KZ MMU+Tru
6JZ(F)-S -S
stZone

As
ARM11 ARM1136EJ(F) variable,
ARMv6K
MPCore -S, 1–4 core MMU
SMP

Versión de
Famili Característica Caché MIPS efecti
arquitectur Núcleo
a s (I/D)/MMU vos @ MHz
a
 VFP, NEON,
Jazelle RCT
variable Más de
and DBX,
Cortex- (L1), 1500 (1.5
Thumb-2,
A5 MMU+Tru DMIPS/MHz
Segmentación
stZone )
de 8 fases, 1–4
núcleos SMP

Más de
VFP, NEON, 2000 (2.0
Jazelle RCT, variable DMIPS/MHz
Cortex- Thumb-2, (L1+L2), de reloj
A8 Segmentación MMU+Tru desde
Superscalar de stZone 600 MHz
13 etapas hasta más
de 1 GHz)

Más de
GPU Adreno 2000 (2.0
200, VFPv3, DMIPS/MHz
Cortex ARMv7-A variable
Qualcom NEON, Jazelle de reloj
(L1+L2),
m RCT, Thumb-2, desde
MMU+Tru
Scorpion Segmentación 1 GHz
stZone
Superscalar de hasta más
13 etapas, de 1,5 GHz
dual core)

Perfil de
aplicaciones,
(VFP), (NEON),
Jazelle RCT y
Cortex- MMU+Tru 2.5
DBX, Thumb-2,
A9 stZone DMIPS/MHz
Out-of-order
speculative
issue
superscalar

Cortex- 10,000
Cortex-A9, 1–4 MMU+Tru DMIPS @
A9
núcleos SMP stZone
MPCore 2 GHz
optimizados
 en TSMC
40G (Doble
núcleo) (2.5
DMIPS/MHz
por núcleo)

Perfil variable
Cortex- Embebido, caché, 600 DMIPS
ARMv7-R
R4(F) Thumb-2, MPU @ 475 MHz
(FPU) opcional

Perfil
Cortex-
microcontrolado
M4 (nom
r, Thumb y
bre en MPU 1.25
ARMv7-ME Thumb-2, FPU.
clave opcional. DMIPS/MHz
MAC, SIMD e
"Merlin")2
3 instrucciones
divididas.

Perfil
microcontrolado
r, Thumb-2 sin caché,
Cortex- 125 DMIPS
ARMv7-M únicamente. MPU
M3 @ 100 MHz
Reparto de opcional.
instrucciones
por Hardware.

Perfil
microcontrolado
Cortex- r, Thumb-2
M0 subset
Sin 0.9
(nombre (instrucciones
caché. DMIPS/MHz
en clave 16-bit Thumb &
"Swift")24 BL, MRS, MSR,
ARMv6-M ISB, DSB, and
DMB).

FPGA targeted, Más de 136

Cortex- Microcontroller Sin DMIPS @
M1 profile, Thumb- 170 MHz32
2 subset (0.8
(instrucciones DMIPS/MHz
16-bit Thumb & ,33 MHz
BL, MRS, MSR, achievable
ISB, DSB, and FPGA-
DMB). dependent)