Quad, DAC de 16 bits con 5 ppm / ° C en

chip de referencia en 14-Lead TSSOP

AD5666
CARACTERISTICAS DIAGRAMA DE BLOQUES FUNCIONAL

Quad baja potencia de 16 bits DAC de VDD VREFIN / VREFOUT

AD5666
14-lead SOIC 1,25 V / 2,5 V
REF

LDAC
On-chip de 1,25 V / 2,5 V, 5 ppm / ° C de referencia de potencia REGISTRO DE DAC STRING Un
BUFFER
VOUTA
ENTRADA REGISTRO DAC

abajo a 400 nA @ 5 V, 200 nA @ 3 V SCLK

BUFFER
REGISTRO DE DAC CADENA
VOUTB
INTERFAZ ENTRADA REGISTRO DAC B
2,7 V a 5,5 V fuente de alimentación garantizada por el diseño SINC LÓGICA
BUFFER
REGISTRO DE DAC STRING
monótona restablecimiento al encendido a escala de cero o de ENTRADA REGISTRO DAC C
VOUTC

ESTRUENDO

categoría media 3 funciones de apagado REGISTRO DE DAC CADENA D

BUFFER
VOUTD
ENTRADA REGISTRO DAC
SDO
ENCENDIDO CORRIENTE CORTADA
REINICIAR LÓGICA

LDAC Hardware con función de función de anulación LDAC CLR

05298-001
LDAC CLR POR GND

para opción de conexión en cadena de código SDO programable

Figura 1.
Carril-a-carril de operación

control de aplicaciones

de procesos
sistemas de adquisición de datos

Portátil de ganancia digital instrumentos baterías y

ajuste de la desviación de voltaje programable y fuentes
de corriente atenuadores programables

DESCRIPCIÓN GENERAL

El AD5666 es una potencia baja, quad, 16 bits, tamponada voltageoutput DAC. Las salidas de todos los DACs pueden ser actualizados al mismo tiempo utilizando la función

La parte funciona a partir de un suministro único 2,7 V a 5,5 V y se garantiza LDAC, con la funcionalidad añadida de canales DAC seleccionables por el usuario a la vez al
monotónica por diseño. día. También hay un CLR asincrónico que borra todos los DAC a un seleccionable por

software de código 0 V, de escala media o gran escala. El AD5666 utiliza una interfaz en
El AD5666 tiene una referencia en el chip con una ganancia interna de 2. El AD5666-1 tiene
serie versátil de 3 hilos que funciona a velocidades de reloj de hasta 50 MHz y es compatible
un / ° referencia 1,25 V 5 ppm C, dando una salida a escala completa de 2,5 V; la AD5666-2

tiene un / ° referencia 2.5 V 5 ppm C, dando una salida a plena escala de 5 V. El de a bordo con SPI® estándar, estándares de interfaz QSPI ™, MICROWIRE ™, y DSP. El amplificador

de referencia está apagado en el encendido, lo que permite el uso de una referencia externa. de salida de precisión en el chip permite la oscilación de salida de carril y el riel.

La referencia interna se activa escribiendo a la DAC.

La parte incorpora un encendido circuito de reposición que asegura que las potencias de salida

DAC hasta 0 V (POR pin baja) o a escala media (pin alto POR) y permanece en tensión en este PRODUCTOS DESTACADOS
nivel hasta una escritura válida lleva a cabo. La parte contiene una característica de potencia 1. Quad, 16-bit DAC.
abajo que reduce el consumo de corriente del dispositivo a 400 nA a 5 V y proporciona cargas de 2. On-chip de 1,25 V / 2,5 V, 5 ppm de referencia / ° C.
salida seleccionable por software, mientras que en el modo de potencia abajo para cualquier o 3. Disponible en 14 TSSOP-plomo.
todos los canales del CAD. 4. de encendido seleccionable restablece a 0 V o de gama media.

5. Apagado capacidad. Cuando accionado hacia abajo, el DAC

normalmente consume 200 nA a 3 V y 400 nA a 5 V.

Rev. D
La información facilitada por Analog Devices se cree que es precisa y fiable. Sin embargo, no asume responsabilidad alguna por Analog
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AD5666

TABLA DE CONTENIDO
Caracteristicas ................................................. ............................................. 1   Cadena resistencia ................................................ ............................. 20  

Aplicaciones ................................................. ...................................... 1   Referencia interna ................................................ ...................... 20  

Diagrama de bloques funcional ............................................... ............... 1   Salida del amplificador ................................................ ........................ 21  

Descripción general ................................................ ......................... 1   Interfaz de serie ................................................ ............................ 21  

Productos Destacados ................................................ ........................... 1   Registro de desplazamiento de entrada ............................................... ..................... 22  

Revisión histórica ................................................ ............................... 2   SINC Interrupt ................................................ .......................... 22  

Especificaciones ................................................. .................................... 3   Conexión en cadena ............................................... ............................ 23  

Características AC ................................................ ........................ 7   Registro de referencia interna ............................................... ........ 23  

Características de tiempos ................................................ ................ 8   Power-On Reset .............................................. ............................ 23  

Índices absolutos máximos ............................................... ........... 10   Modos de apagado .............................................. .................... 23  

Precaución ESD ................................................ ................................ 10   Borrar Código Registro ............................................... .................... 25  

Configuración de pines y descripciones de funciones ........................... 11   Función LDAC ................................................ .......................... 25  

Características de rendimiento típicas ........................................... 12   Anulación de la fuente de alimentación y puesta a tierra ................................ 25  

Terminología ................................................. ................................... 18   Dimensiones externas ................................................ ....................... 27  

Teoría de operación ............................................... ....................... 20   Guía de Pedidos ................................................ .......................... 27  

D / A Sección .............................................. ................................... 20  

REVISIÓN HISTÓRICA

6/10-Rev. C y D Rev.
Los cambios en la Figura 19 y la Figura 20 leyendas ............................ 14

10/09-Rev. B a C Rev.
Cambios en la Tabla 7 .............................................. ............................ 21

2/09-Rev. De A a B Rev.
Cambios en referencia actual del parámetro, la tabla 1 ....................... 3
Cambios en referencia actual del parámetro, la tabla 2 ....................... 5
Actualizado Dimensiones externas ............................................... ........ 27

11/05-Rev. 0 a Rev. A
Cambio a Descripción general .............................................. ........ 1
Especificaciones cambiar a ............................................... ................... 3

10/05-Revisión 0: Versión inicial

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ESPECIFICACIONES
V DD = 4,5 V a 5,5 V, R L = 2 kW a GND, C L = 200 pF a GND, V REFIN = V DD. Todas las especificaciones t MIN a T MAX, a no ser que se indique lo contrario.

Tabla 1.
Una nota 1 Grado B 1
Parámetro min Typ Max Min Unidad Max Typ Condiciones / Comentarios

RENDIMIENTO ESTÁTICO 2

Resolución dieciséis dieciséis Los bits

La precisión relativa ± 32 ± 16 LSB Vea la figura 6

linealidad diferencial ±1 ±1 LSB Garantizada monotónica por diseño (véase la

figura 7)

Cero Código de error 1 9 1 9 mV Todos los 0s cargados a DAC registro (véase la figura 13)

Cero Código de error de deriva ±2 ±2 mV / ° C

Error de escala completa -0.2 -1 -0.2 -1 % FSR Todos los 1s cargados a DAC registro (véase la figura 12)

ganancia de error ±1 ±1 % FSR

Gain Coeficiente de temperatura ± 2,5 ± 2,5 ppm De FSR / ° C

error de desplazamiento ±1 ±9 ±1 ±9 mV
El rechazo de alimentación DC - 80 - 80 dB V DD ± 10%
Proporción

DC diafonía 10 10 mV Debido a gran escala cambio de salida, R L = 2

(Referencia externa) kW a GND o V DD
5 5 mV / mA debido a la carga cambio de corriente

10 10 mV Debido a apagar (por canal)

DC diafonía 25 25 mV Debido a gran escala cambio de salida, R L = 2
(Referencia interna) kW a GND o V DD
10 10 mV / mA debido a la carga cambio de corriente

CARACTERÍSTICAS DE SALIDA 3

Rango de voltaje de salida 0 V DD 0 V DD V

Capacitiva de Estabilidad 2 2 nF RL= ∞

10 10 nF R L = 2 kW
DC Impedancia de salida 0.5 0.5 Ω
Corriente de cortocircuito 30 30 mamá V DD = 5 V
Power-Up Time 4 4 mu s Al salir del modo de apagado V DD = 5 V
ENTRADAS DE REFERENCIA

Referencia de voltaje de entrada V DD V DD V

corriente de referencia 20 55 20 55 μA V REF = V DD = 5.5 V

Rango de entrada de referencia 0 V DD 0 V DD V

Referencia Impedancia de entrada 14.6 14.6 kW canal por DAC

SALIDA DE REFERENCIA

Tensión de salida 2.495 2.505 2.495 2.505 V a temperatura ambiente

referencia TC 3 ±5 ± 10 ±5 ± 10 ppm / ° C

Referencia Impedancia 7.5 7.5 kW

de salida

LÓGICA DE ENTRADAS 3

Corriente de entrada ±3 ±3 μA Todas las entradas digitales

De entrada de bajo voltaje, V INL 0.8 0,8 V V DD = 5 V

Entrada de alta tensión, V INH 2 2 V V DD = 5 V
capacitancia 3 3 pF

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AD5666

Una nota 1 Grado B 1

Parámetro min Typ Max Min Unidad Max Typ Condiciones / Comentarios

Salidas lógicas (SDO) 3

Salida de baja tensión, V OL 0.4 0,4 V yo = SUMIDERO 2 mA

Salida de alto voltaje, V OH V DD - 1 V DD - 1 yo = FUENTE 2 mA

Alta impedancia de fuga ± 0,25 ± 0,25 μA

Actual
Salida de alta impedancia 2 2 pF
Capacidad
REQUERIMIENTOS DE ENERGÍA

V DD 4.5 5.5 4.5 5.5 V Todas las entradas digitales en 0 o V DD,

DAC de corriente de carga activos, excluye

yo DD ( Modo normal) 4 V = IH V DD y V = IL GND

V DD = 4,5 V a 5,5 V 0.7 0.9 0.7 0,9 mA de referencia interna
V DD = 4,5 V a 5,5 V 1.3 1.6 1.3 1,6 mA Referencia interna en
yo DD ( Todo el poder-Down modos) 5

V DD = 4,5 V a 5,5 V 0.4 1 0.4 1 μA V = IH V DD y V = IL GND

1 Rango de temperatura es de -40 ° C a + 105 ° C, típico a 25 ° C.

2 Linealidad calculado utilizando una gama de códigos reducida de 512 a 65.024. Salida de descarga.
3 Garantizada por el diseño y caracterización; no probado producción.
4 Interfaz inactiva. Todos los DAC activo. salidas del DAC descargadas.
5 Los cuatro DAC apagados.

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 AD5666

V DD = 2,7 V a 3,6 V, R L = 2 kW a GND, C L = 200 pF a GND, V REFIN = V DD. Todas las especificaciones t MIN a T MAX, a no ser que se indique lo contrario.

Tabla 2.
Una nota 1 Grado B 1
Parámetro min Typ Max Min Typ Max Unidad Condiciones / Comentarios

RENDIMIENTO ESTÁTICO 2

Resolución dieciséis dieciséis Los bits

La precisión relativa ± 32 ± 16 LSB Vea la figura 5

linealidad diferencial ±1 ±1 LSB Garantizada monotónica por diseño (véase la figura

6)

Cero Código de error 1 9 1 9 mV Todos los 0s cargados a DAC registro (véase la figura 13)

Cero Código de error de deriva ±2 ±2 mV / ° C

Error de escala completa -0,2 -1 -0,2 -1 % FSR Todos los 1s cargados a DAC registro (véase la figura 12)

ganancia de error ±1 ±1 % FSR

el aumento de la temperatura ± 2,5 ± 2,5 ppm De FSR / ° C

Coeficiente
error de desplazamiento ±1 ±9 ±1 ±9 mV
El rechazo de alimentación DC - 80 - 80 dB V DD ± 10%
Proporción

DC diafonía 10 10 mV Debido a gran escala cambio de salida, R L = 2

(Referencia externa) kW a GND o V DD
5 5 mV / mA Debido al cambio de corriente de carga

10 10 mV Debido a apagar (por canal)

DC diafonía 25 25 mV Debido a gran escala cambio de salida, R L = 2
(Referencia interna) kW a GND o V DD
10 10 mV / mA Debido al cambio de corriente de carga

CARACTERÍSTICAS DE SALIDA 3

Rango de voltaje de salida 0 V DD 0 V DD V

Capacitiva de Estabilidad 2 2 nF RL= ∞

10 10 nF R L = 2 kW
DC Impedancia de salida 0.5 0.5 Ω
Corriente de cortocircuito 30 30 mamá V DD = 3 V salir del modo de apagado
Power-Up Time 4 4 mu s Al salir de apagado V DD = 3 V
ENTRADAS DE REFERENCIA

Referencia de voltaje de entrada V DD V DD V

corriente de referencia 40 55 40 55 μA V REF = V DD = 3,6 V

Rango de entrada de referencia 0 V DD 0 V DD
Referencia Impedancia de entrada 14.6 14.6 kW canal por DAC
SALIDA DE REFERENCIA

Tensión de salida 1,247 1,253 1,247 1.253 V a temperatura ambiente

referencia TC 3 ±5 ± 15 ±5 ± 15 ppm / ° C

salida de referencia 7.5 7.5 kW

Impedancia
LÓGICA DE ENTRADAS 3

Corriente de entrada ±3 ±3 μA
De entrada de bajo voltaje, V INL 0.8 0,8 V V DD = 3 V
Entrada de alta tensión, V INH 2 2 V V DD = 3 V
capacitancia 3 3 pF

Salidas lógicas (SDO) 3

Salida de baja tensión, V OL 0.4 0,4 V yo = SUMIDERO 2 mA

Salida de alto voltaje, V OH V DD - V DD - yo = FUENTE 2 mA

0.5 0.5
Alta impedancia de fuga ± 0,25 ± 0,25 μA
Actual
Alta impedancia de fuga 2 2 pF

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Una nota 1 Grado B 1

Parámetro min Typ Max Min Typ Max Unidad Condiciones / Comentarios

Actual
REQUERIMIENTOS DE ENERGÍA

V DD 2.7 3.6 2.7 3,6 V Todas las entradas digitales en 0 o V DD,

DAC de corriente de carga activos, excluye

yo DD ( Modo normal) 4 V = IH V DD y V = IL GND

V DD = 2,7 V a 3,6 V 0,65 0,85 0,65 0,85 mA de referencia interna
V DD = 2,7 V a 3,6 V 1.3 1.5 1.3 1,5 mA Referencia interna en
yo DD ( Todo el poder-Down modos) 5

V DD = 2,7 V a 3,6 V 0.2 1 0.2 1 μA V = IH V DD y V = IL GND

1 Rango de temperatura es de -40 ° C a + 105 ° C, típico a 25 ° C.

2 Linealidad calculado utilizando una gama de códigos reducida de 512 a 65.024. Salida de descarga.
3 Garantizada por el diseño y caracterización; no probado producción.
4 Interfaz inactiva. Todos los DAC activo. salidas del DAC descargadas.
5 Los cuatro DAC apagados.

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CARACTERÍSTICAS AC

V DD = 2.7V a 5,5 V, R L = 2 kW a GND, C L = 200 pF a GND, V REFIN = V DD. Todas las especificaciones t MIN a T MAX, a no ser que se indique lo contrario.

Tabla 3.
Parámetro 1, 2 Unidad Max Min Typ Condiciones / Comentarios 3

Tensión de salida Tiempo de asentamiento 6 10 mu s ¼ a ¾ de la escala a la solución de ± 2 LSB

Velocidad de subida 1.5 V / mu s

De digital a analógico Interferencia Impulso 4 NV-s 1 LSB cambio alrededor importante de transporte (véase la Figura 29)

referencia Feedthrough -90 dB V REF = 2 V ± 0,1 V pp, frecuencia = 10 Hz a 20 MHz

SDO Feedthrough 3 NV-s el modo de conexión en cadena; carga SDO es de 10 pF

alimentación de cables digitales 0.1 NV-s

La diafonía digital 0.5 NV-s

analógico diafonía 2.5 NV-s

DAC-a-CAD diafonía 3 NV-s

multiplicador de ancho de banda 340 kHz V REF = 2 V ± pp 0,2 V

Distorsión armónica total -80 dB V REF = 2 V ± 0,1 V pp, frecuencia = 10 kHz
Ruido de salida densidad espectral 120 nV / √Hz código DAC = 0x8400, 1 kHz
100 nV / √Hz código DAC = 0x8400, 10 kHz
ruido de salida 15 pp mV 0,1 Hz a 10 Hz

1 Garantizada por el diseño y caracterización; no probado producción.

2 Vea la sección de Terminología.
3 Rango de temperatura es de -40 ° C a + 105 ° C, típico a 25 ° C.

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Características de tiempos
Todas las señales de entrada se especifican con tr = tf = 1 ns / V (10% a 90% de V DD) y temporizado de un nivel de tensión de (V ILLINOIS + V IH) / 2. Consulte la Figura 3 y la Figura 5. V DD = 2,7 V a 5,5 V. Todas las

especificaciones T MIN a T MAX, a no ser que se indique lo contrario.

Tabla 4.
Límite en el T MIN, T MAX

Parámetro V DD = 2,7 V a 5,5 V Unidad Condiciones / Comentarios

t 11 20 ns min tiempo de ciclo SCLK

t2 8 ns min SCLK hora

t3 8 ns min SCLK tiempo de baja

t4 13 ns min SYNC para caer SCLK tiempo de preparación de borde

t5 4 ns min Los datos de configuración de tiempo

t6 4 ns min tiempo de retención de datos

t7 0 ns min SCLK flanco de bajada a SYNC flanco ascendente

t8 15 ns min SINC mínimo hora

t9 13 ns min SINC flanco ascendente a SCLK caer ignorar

t 10 0 ns min SCLK flanco de bajada a SYNC caer ignorar

t 11 10 ns min LDAC ancho de pulso baja

t 12 15 ns min SCLK flanco de bajada a LDAC flanco ascendente

t 13 5 ns min CLR ancho de pulso baja

t 14 0 ns min SCLK flanco descendente a LDAC flanco descendente

t 15 300 ns típico tiempo de activación de impulsos CLR

t 162, 3 22 ns máx SCLK flanco ascendente a SDO válida

t 173 5 ns min SCLK flanco de bajada a SYNC flanco ascendente

t 183 8 ns min SINC flanco ascendente a SCLK flanco ascendente

t 193 0 ns min SINC flanco ascendente a LDAC flanco descendente

1 Frecuencia máxima SCLK es 50 MHz en V DD = 2,7 V a 5,5 V. garantizado por diseño y caracterización; no probado producción.
2 Medido con el circuito de carga de la Figura 16. t dieciséis determina la frecuencia máxima SCLK en el modo de cadena de margarita.
3 sólo en el modo de conexión en cadena.

2 mA LIO

A SALIDA
VOH (MIN)
PIN CL

50pF

2 mA IOH
05298-002

Figura 2. carga del circuito de salida digital (SDO) especificaciones de tiempo

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 AD5666

t 10 t1
t9

SCLK

t2
t8 t7
t4 t3

SINC

t6
t5

ESTRUENDO DB31 DB0

t 11
t 14

LDAC 1

t 12

LDAC 2

t 13

CLR

1 ASÍNCRONO LDAC modo de actualización

2 SÍNCRONOS LDAC modo de actualización

05298-003
Figura 3. Escribir Serial Operación

t1

SCLK 32 64

t3 t2 t 18
t7 t4
t 17

SINC

t8
t9

ESTRUENDO DB31 DB0 DB31 DB0

INPUT WORD PARA DAC N PARA DAC N + 1

t dieciséis

SDO DB31 DB0

INDEFINIDO INPUT WORD PARA DAC N INPUT WORD

t 19
t 11

LDAC

05298-004

Figura 4. Daisy-Cadena de distribución Diagrama

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ÍNDICES ABSOLUTOS MÁXIMOS

T A = 25 ° C, a menos que se indique lo contrario.

Tabla 5.
Destaca por encima de los enumerados en las clasificaciones de máximos absolutos pueden causar
Parámetro Clasificación
daños permanentes en el dispositivo. Este es un esfuerzo de calificación única; operación funcional
V DD a GND -0,3 V a 7 V
del dispositivo en estas u otras condiciones anteriores los indicados en la sección de
Voltaje de entrada digital a GND -0,3 V a V DD + 0,3 V
funcionamiento de esta especificación no está implícita. La exposición a condiciones absolutos
V FUERA a GND -0,3 V a V DD + 0,3 V
máximos de calificación para períodos prolongados puede afectar a la fiabilidad del dispositivo.
V REFIN / V REFOUT a GND -0,3 V a V DD + 0,3 V
Rango de temperatura de funcionamiento

Industrial -40 ° C a + 105 ° C

Temperatura de almacenamiento Rango -65 ° C a + 150 ° C

Temperatura de la unión (T J MAX) + 150 ° C

TSSOP paquete
Disipación de potencia (T J MAX - T UNA)/ θ JA
θ JA Impedancia térmica 150,4 ° C / W

Soldar de flujo pico de temperatura

SnPb 240 ° C

Gratis PB 260 ° C

ESD ATENCIÓN
ESD (descarga electrostática) dispositivo sensible. Las cargas electrostáticas tan altas como 4.000 V se acumulan fácilmente en el equipo de cuerpo y de
prueba humana y pueden descargar sin detección. Aunque este producto dispone de circuitos de protección ESD de propiedad, daño permanente puede
ocurrir en dispositivos sometidos a las descargas electrostáticas de alta energía. Por lo tanto, se recomienda tomar las precauciones adecuadas para evitar
descargas electrostáticas degradación del rendimiento o pérdida de funcionalidad.

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 AD5666

CONFIGURACIÓN DE PIN Y DESCRIPCIÓN DE LAS FUNCIONES

LDAC 1 14 SCLK

SINC 2 13 DIN GND

VDD 3 12 VOUTB
AD5666
VOUTA 4
VISTA SUPERIOR
11 VOUTD

(no a escala)
VOUTC 5 10

POR 6 98
CLR

VREFIN / VREFOUT 7 SDO

05298-005
Figura 5. TSSOP 14-plomo (RU-14)

Descripción de las funciones Tabla 6. Pin

Nº de pin Mnemotécnico Descripción

1 LDAC Pulsante esta baja pin permite cualquiera o todos los registros del CAD a ser actualizado si los registros de entrada tienen nuevos datos. Esto permite que
todas las salidas del DAC a la actualización de forma simultánea. Por otra parte, este perno puede estar vinculada de forma permanente bajo.

2 SINC Entrada de control activa baja. Esta es la señal de sincronización de trama para los datos de entrada. Cuando SINC pasa a nivel bajo, que se enciende en los

buffers de SCLK y DIN y permite el registro de desplazamiento de entrada. Los datos se transfieren en los flancos de bajada de los próximos 32 relojes. Si no

se realiza la sincronización de alta antes del 32 Dakota del Norte flanco descendente, el flanco ascendente de sincronización actúa como una interrupción y la

secuencia de escritura es ignorado por el dispositivo.

3 V DD Entrada de la fuente de alimentación. Estas piezas pueden ser operados desde 2,7 V a 5,5 V, y el suministro deben ser desacoplados con un condensador de
10 mF en paralelo con un condensador de 0,1 mF a GND.

4 V FUERA UNA Tensión de salida analógica de DAC A. El amplificador de salida tiene operación carril-a-carril.

5 V FUERA C Analog tensión de salida del DAC C. El amplificador de salida tiene operación carril-a-carril.

6 POR De encendido pin de restablecimiento. Atar este perno a potencias GND hasta la pieza a 0 V. ata este perno a V DD enciende la pieza a escala media.

7 V REFIN / V REFOUT El AD5666 tiene un pasador común para entrada de referencia y de salida de referencia. Cuando se utiliza la referencia interna, este es el pin de salida de
referencia. Cuando se utiliza una referencia externa, este es el pin de entrada de referencia. El valor predeterminado para este pin es como una entrada de
referencia.

8 SDO Salida de datos en serie. Puede ser utilizado para la conexión en cadena varios de estos dispositivos entre sí o para volver a leer los datos en el registro
de desplazamiento con fines de diagnóstico. La serie de datos se transfiere en el flanco ascendente de SCLK y es válido en el flanco de bajada del reloj.

9 CLR Claro asíncrono de entrada. La entrada CLR está cayendo borde sensible. Cuando CLR es baja, todos los pulsos LDAC se ignoran. Cuando se
activa CLR, el registro de entrada y el registro del DAC se actualizan con los datos contenidos en el código CLR registro de cero, de escala media o
gran escala. El ajuste por defecto borra la salida a 0 V.

10 V FUERA re Analog tensión de salida del DAC D. El amplificador de salida tiene operación carril-a-carril.

11 V FUERA si Analógica de voltaje de salida del DAC B. El amplificador de salida tiene un funcionamiento sin ferrocarril a ferrocarril.

12 GND Punto de referencia de tierra para todos los circuitos de la Parte.

13 ESTRUENDO Entrada de datos en serie. Este dispositivo cuenta con un registro de desplazamiento de 32 bits. Los datos se registró en el registro para el flanco
descendente de la entrada de reloj en serie.

14 SCLK Entrada de reloj en serie. Los datos se registró en el registro de desplazamiento de entrada en el flanco descendente de la entrada de reloj en serie. Los datos
pueden transferirse a velocidades de hasta 50 MHz.

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AD5666

CARACTERÍSTICAS Rendimiento típico

1.0

10
0.8
V DD = V REF = 5V TA =
8 25 ° C
0.6

6
0.4
TA = 25 ° C

4
0,2 VDD = 5 V VREFOUT = 2,5V

DNL ERROR (LSB)

2
0
INL ERROR (LSB)

0
- 0.2

-2
- 0.4

-4
- 0.6

-6
- 0.8

05298-009
-8 - 1.0

05298-006

10000

15000

20000

25000

30000

35000

40000

45000

50000

55000

60000

65000
- 10

5000
0 5k 10k 15k 20k 25k 30k 35k 40k 45k 50k 55k 60k 65k
CÓDIGO CÓDIGO

Figura 6. INL Figura 9. DNL-AD5666-2

10

VDD = 3V VREFOUT =
1.0
8 1.25V TA = 25 ° C
VDD = VREF = 5V TA =
0.8 25 ° C
6

0.6
4

0.4
2
INL ERROR (LSB)

0.2 0
DNL ERROR (LSB)

0 -2

- 0.2 -4

- 0.4 -6

- 0.6
-8

05298-010
- 0.8 - 10
05298-007

10000

15000

20000

25000

30000

35000

40000

45000

50000

55000

60000

65000
- 1.0
5000

0 10k 20k 30k 40k 50k 60k

CÓDIGO CÓDIGO

Figura 7. DNL Figura 10. INL-AD5666-1

10 1.0

VDD = 5 V VREFOUT =
8 2,5V TA = 25 ° C 0.8

0.6

0.4

0,2 0
DNL ERROR (LSB)

6
INL ERROR (LSB)

0
2

-24 - 0.2

-4 - 0.4 TA = 25 ° C

-6 - 0.6

-8 - 0.8
05298-011
05298-008

- 10 - 1,0 VDD = 3V VREFOUT = 1.25V

0
0

10000

15000

20000

25000

30000

35000

40000

45000

50000

55000

60000

65000
10000

15000

20000

25000

30000

35000

40000

45000

50000

55000

60000

65000

5000
5000

CÓDIGO CÓDIGO

Figura 8. INL-AD5666-2 Figura 11. DNL-AD5666-1

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 AD5666

0 1.0
VDD = 5 V TA = 25 ° C
- 0.02
0.5
CERO ESCALA DE ERRORES
- 0.04
error de ganancia
0
- 0.06

- 0.08
- 0.5
ERROR (% FSR)

ERROR (mV)
- 0.10

- 1.0
- 0.12

- 0.14 ERROR A ESCALA - 1.5

- 0.16
- 2.0
error de desplazamiento
- 0.18

05298-045
05298-030
- 0,20-40 - 2.52.7
- 20 20 0 40 80 60 100 3.2 3.7 4.2 4.7 5.2

TEMPERATURA ( ° C) VDD (V)

Error Figura 12. Ganancia y Full-Error de escala vs. Temperatura Error Figura 15. Zero escala y error de desplazamiento vs. Voltaje de alimentación

1.5 3.5
VDD = 3.6V VDD
= 5.5V
1.0 3.0
CERO ESCALA DE ERRORES

0.5
2.5

0
2.0
FREQUENCY
ERROR (mV)

- 0.5

1.5

- 1.0

1.0
- 1.5
error de desplazamiento
0.5
- 2.0

05298-028
05298-021

- 2,5-40 00,62
- 20 20 0 40 60 8 100 0 0,63 0,64 0,65 0,66 0,67 0,68 0,69 0,7 0,71 0,72

TEMPERATURA ( ° C) IDD (mA)

Error Figura 13. Zero-Scale y Offset Error de temperatura vs. Figura 16. I DD Histograma con la referencia externa

1.0 2.5
VDD = 3.6V VDD
= 5.5V

0.5
2.0

error de ganancia

1.5

ERROR A ESCALA
ERROR (% FSR)

FREQUENCY

- 0,5 0

1.0

- 1.0

0.5
- 1.5
05298-029
05298-031

- 2.02.7 01.26
3.2 3.7 4.2 4.7 5.2 1.28 1.30 1.32 1.34 1.36 1.38

VDD (V) IDD (mA)

Error Figura 14. Ganancia y Full-Scale vs. Error Tensión de alimentación Figura 17. I DD Histograma con referencia interna

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AD5666

0.50 1.0
TA = 25 ° C VDD = VREF = 5V
DAC CARGADO CON A ESCALA DE DAC CARGADO CON CERO
0.40 CORRIENTE DE ABASTECIMIENTO ESCALA DE CORRIENTE 0.9
HUNDIMIENTO
0.30 0.8

0.20 0.7

0.10 VDD = 3V VREFOUT = 0.6

ERROR VOLTAGE (V)

1.25V VDD = VREF = 3V

IDD (mA)
0.5

- 0.10 0 0.4

- 0.20 0.3

- 0.30 VDD = 5 V VREFOUT = 0.2

2,5V

- 0.40 0.1

05298-019

05298-014
- 0.50 0 512
- 10 -8 -6 -4 -2 0 2 4 6 8 10 10512 20512 30512 40512 50512 60512
Corriente (mA) CÓDIGO

Figura 18. El espacio libre en los carriles vs. fuente y sumidero Figura 21. Corriente de suministro vs Código

6.00 1.0

VDD = 5 V VREFOUT = ESCALA

2,5V TA = 25 ° C 0.9
5.00 VDD = VREFIN = 5.5V

0.8

ESCALA
4.00 0.7

0.6
3.00
Estándar VDD = VREFIN = 3.6V
VOUT (V)

IDD (mA)

0.5

2.00
0.4
1/4 3/4 ESCALA

0.3
1.00

0.2

ESCALA DE CERO
0.1

05298-015
05298-012

- 1.00 0 0
- 30 - 20 - 10 0 10 20 30 - 40 - 20 0 20 40 60 80 100
Corriente (mA) Temperatura (° C)

Figura 19. Fuente y Capability Sink actual con V DD = 5 V vs. Figura 22. Corriente de suministro Temperatura

4.00 1.0
TA = 25 ° C
VDD = 3V VREFOUT =
0.9
1.25V TA = 25 ° C

3.00 0.8
ESCALA
0.7

ESCALA 0.6
2.00
IDD (mA)
VOUT (V)

0.5
Estándar

0.4
1.00
1/4 3/4 ESCALA
0.3

0.2
ESCALA DE CERO

0.1
05298-016
05298-013

- 1.00 0 02.7
- 30 - 20 - 10 0 10 20 30 3.2 3.7 4.2 4.7 5.2

Corriente (mA) VDD (V)

Figura 20. Fuente y Capability Sink actual con V DD = 3 V Figura 23. Corriente de suministro Tensión de alimentación vs.

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 AD5666

4.0
TA = 25 ° C
VDD = VREF = 5V TA =
3.5 25 ° C

3.0

2.5

VDD
I DD ( mA)

2.0 1

1.5 VDD = 5 V

1.0

0.5 2
VOUT

05298-017

05298-033
VDD = 3V
0
0 1 2 3 4 5 6
1.0V 2.0V CH1 CH2 M100 μ s 125 ms / s A CH1 8.0ns / pt
VLOGIC (V) 1.28V

Figura 24. Corriente de suministro frente a la lógica de voltaje de entrada Figura 27. Power-On Reset para Estándar

SINC

1
SLCK
3

VDD = VREF = 5V TA =
25 ° C
A ESCALA DE CÓDIGO DE CAMBIO DE
SALIDA 0x0000 a 0xFFFF CARGADO CON 2
Kohm Y 200pF A GND

VOUT
VOUT = 909mV / DIV
VDD = 5 V

1 2

05298-034
05298-018

5.0V 5.0V CH1 CH3 CH2 500 mV M400ns Un CH1 1.4V

TIEMPO BASE = 4 μ s / DIV

Figura 25. Full-Escala de tiempo de establecimiento Figura 28. Salida de Power-Abajo para Estándar

2,505
2,504 VDD = 5 V VREFOUT = 2,5V Ta =
VDD = VREF = 5V TA =
2,503 25 ° C 4ns / número de la muestra
25 ° C
2,502
2,501
2,500 GLITCH IMPULSE = 3.55nV-s 1 LSB CAMBIO
2.499 AROUND Estándar (0x8000 A 0x7FFF)
2,498
2,497
2,496
V)

2.495
V OUT (

2,494
VDD
2.493
1
2.492
2,491
2.490
MAX (C2) * 2,489
420.0mV
2.488
2
2,487
VOUT
05298-022
05298-020

2,486
2.485 0
CH1 CH2 2.0V 500 mV M100 μ s 125 ms / s A CH1 8.0ns / pt 64 128 192 256 320 384 448 512
1.28V MUESTRA

Figura 26. restablecimiento al encendido a 0 V Figura 29. Digital a analógico Glitch Impulse

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AD5666

2.5000

VDD = 5 V VREFOUT = 2,5V TA = 25 ° C DAC

2.4995
CARGADO CON Estándar

2.4990

2.4985

2.4980
V)

2.4975

10 μ V/DIV
V OUT (

2.4970

2.4965

2.4960
VDD = 5 V VREFOUT = 2,5V Ta =
25 ° C 4ns / número de la muestra
2.4955

05298-035

05298-038
2.4950 0
64 128 192 256 320 384 448 512
MUESTRA 5s / DIV

Figura 30. Crosstalk Analog Figura 33. 0.1 Hz a 10 Hz Parcela de ruido de salida, Referencia Interna

2.4900

VDD = 3V VREFOUT = 1.25V TA = 25 ° C DAC

2.4895
CARGADO CON Estándar

2.4890

2.4885

2.4880
V)

5 μ V/DIV
V OUT (

2.4875 1

2.4870

2.4865
VDD = 5 V VREFOUT = 2,5V Ta =
25 ° C 4ns / número de la muestra
2.4860
05298-036

05298-039
2.4855 0
64 128 192 256 320 384 448 512
MUESTRA 4s / DIV

Figura 31. DAC-a-DAC Crosstalk Figura 34. 0.1 Hz a 10 Hz Parcela de ruido de salida, Referencia Interna

800
TA = 25 ° C Estándar CARGADO

700

DAC CARGADO CON Estándar 600

500
OUTPUT NOISE (nV/ Hz)

5V TA = 25 ° C
400

1
300

VDD = 5 V VREFOUT =
= 4s / DIV VDD = VREF = 200 2,5V

100 VDD = 3V VREFOUT =

1.25V
05298-040

Y AXIS = 2 μ V / DIV X AXIS 0

100 1000 10000 100000 1000000
05298-037

Frecuencia (Hz)

Figura 32. 0.1 Hz a 10 Hz Parcela de ruido de salida, la referencia externa Figura 35. Densidad espectral de ruido, Referencia Interna

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 AD5666

- 20

VDD = 5 V TA
= 25 ° C
- 30
DAC CARGADO CON ESCALA COMPLETA VREF = CLR
2V ± 0.3Vp-p 3
- 40

- 50 VOUT F
(dB)

- 60

- 70

- 80
VOUT B

- 90 4

05298-041

05298-043
2
- 100
2k 4k 6k 8k 10k CH2 1.0V Un M200ns CH3 1.10V
Frecuencia (Hz) 1.0V 5.0V CH3 CH4

Figura 36. distorsión armónica total Figura CLR 38. Hardware

dieciséis 5
VDD = 5 V TA
VREF = VDD TA
= 25 ° C
= 25 ° C 0

14
- 5

= 3V

12 - 10

- 15
TIME ( μ s)

(dB)

10
- 20

8
VDD = 5 V VDD - 25

- 30

6
- 35

05298-044
05298-042

40 - 4010k
1 2 3 4 5 6 7 8 9 10 100k 1M 10M
CAPACITANCIA (nF) Frecuencia (Hz)

Figura 37. Tiempo de asentamiento vs. capacitiva de carga Figura 39. Multiplicación de ancho de banda

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AD5666

TERMINOLOGÍA
La precisión relativa Error de escala completa

Para el DAC, la precisión relativa, o la no linealidad integral (INL), es una medida de la de error a gran escala es una medida del error de salida cuando el código a gran escala

desviación máxima en bits menos significativos de una línea recta que pasa por los puntos (0xFFFF) se carga en el registro del DAC. Idealmente, la salida debe ser V DD - 1 LSB. de error a

extremos de la función de transferencia DAC. La Figura 6 muestra un gráfico de código típico gran escala se expresa como un porcentaje del rango de escala completa. La Figura 13

INL vs.. muestra un gráfico de escala completa temperatura típica vs. error.

linealidad diferencial
linealidad diferencial (DNL) es la diferencia entre el cambio medido y el ideal 1 De digital a analógico Interferencia Impulso

LSB cambio entre dos códigos adyacentes. A especifica linealidad diferencial

Digital a analógico fallo impulso es el impulso inyectado en la salida analógica cuando el
de ± 1 LSB asegura la máxima monotonicidad. Este DAC está garantizada
código de entrada en el registro del DAC cambia de estado. Se especifica normalmente
tónico mono por diseño. La Figura 7 muestra un gráfico de código típico DNL
como el área de la falla en NV-s y se mide cuando el código de entrada digital se cambia
vs..
por 1 LSB en la transición principal de transporte (0x7FFF a 0x8000). Ver la Figura 29.

error de desplazamiento

error de desviación es una medida de la diferencia entre el V real FUERA y el ideal V FUERA,
expresada en milivoltios en la región lineal de la función de transferencia. error de
Porcentaje de rechazo de fuente de corriente continua (PSRR)
desplazamiento se mide en el AD5666 con el código 512 se carga en el registro del
PSRR indica la forma en la salida del DAC se ve afectada por los cambios en la tensión de
DAC. Puede ser positivo o negativo y se expresa en milivoltios.
alimentación. PSRR es la relación entre el cambio en V FUERA a un cambio en V DD para la salida

a escala completa del DAC. Se mide en decibelios. V ÁRBITRO se mantiene a 2 V, y V DD se varía ±

10%.
Cero Código de error

error Zero-código es una medida del error de salida cuando el código cero (0x0000) se
DC diafonía
carga en el registro de DAC. Idealmente, la salida debe ser 0 V. El error de código cero es
DC diafonía es el cambio de corriente continua en el nivel de salida de un DAC en
siempre positivo en el AD5666, debido a que la salida del DAC no puede ir por debajo de 0
respuesta a un cambio en la salida de otro DAC. Se mide con un cambio de escala de
V. Se debe a una combinación de los errores de desviación en el DAC y amplificador de
salida en un DAC (o suave de apagado y encendido) durante el seguimiento de otro
salida. cero error de código se expresa en milivoltios. La figura 13 muestra un gráfico de
DAC mantiene a escala media. Se expresa en microvoltios.
código cero típica temperatura vs. error.

DC diafonía debido al cambio de corriente de carga es una medida del impacto que un

cambio en la corriente de carga en un DAC tiene a otro DAC mantiene a escala media. Se

ganancia de error expresa en microvoltios por miliamperios.

error de ganancia es una medida del error de espacio de la DAC. Es la desviación de la

referencia Feedthrough
pendiente de la característica de transferencia DAC del ideal, expresado como porcentaje
Referencia de conexión de interfaz es la relación de la amplitud de la señal en la salida
del rango de escala completa.
del DAC a la entrada de referencia cuando no se ha actualizado la salida del DAC (es

decir, LDAC es alta). Se expresa en decibelios.

Cero Código de error de deriva

Zero-código de error de deriva es una medida del cambio en el error de código cero con

un cambio en la temperatura. Se expresa en mV / ° C. alimentación de cables digitales

Digital de alimentación de paso es una medida del impulso inyectado en la salida

Deriva de ganancia de error
analógica de un DAC de los pines de entrada digital del dispositivo, sino que se mide
Gain deriva error es una medida del cambio en el error de ganancia con los cambios de cuando el DAC no se están escribiendo (SYNC en alto). Se especifica en NV-s y se
temperatura. Se expresa en (ppm de rango de escala completa) / ° C. mide con un cambio a gran escala en las clavijas de entrada digital, que es, de todos 0s

a todos los 1s o viceversa.

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 AD5666

La diafonía digital multiplicador de ancho de banda

diafonía Digital es el impulso glitch transferido a la salida de un DAC en midscale Los amplificadores dentro del DAC tienen un ancho de banda finito. El ancho de banda de la

en respuesta a un cambio de código a escala completa (todos 0s a todos los 1s o multiplicación es una medida de esto. Una onda sinusoidal en la referencia (con código de

viceversa) en el registro de entrada de otro DAC. Se mide en modo autónomo y se escala completa cargado al DAC) aparece en la salida. El ancho de banda multiplicando es

expresa en NV-s. la frecuencia a la que la amplitud de salida cae a 3 dB por debajo de la entrada.

analógico diafonía La distorsión armónica total (THD)

diafonía analógico es el impulso glitch transferido a la salida de un DAC debido a La distorsión armónica total es la diferencia entre una onda ideales seno y su
un cambio en la salida de otro DAC. Se mide por una carga de los registros de versión atenuada mediante el DAC. La onda sinusoidal se utiliza como la
entrada con un cambio de código a escala completa (todos 0s a todos 1 o referencia para el DAC y el THD es una medida de los armónicos presentes en

viceversa), manteniendo LDAC alto, y luego pulsante bajo LDAC y el seguimiento la salida del DAC. Se mide en decibelios.

de la salida de la DAC cuya digital de código no ha cambiado . El área de la falla

se expresa en NV-s.

DAC-a-CAD diafonía
diafonía DAC-a-DAC es el impulso glitch transferido a la salida de un DAC debido a
un cambio de código digital y posterior cambio de la salida de otro DAC. Esto
incluye tanto la interferencia digital y analógica. Se mide por una carga de los
DACs con un cambio de código a escala completa (todos 0s a todos los 1s o
viceversa) con bajo LDAC y el seguimiento de la salida de otro DAC. La energía
del fallo se expresa en NV-s.

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AD5666

TEORÍA DE OPERACIÓN
D / A SECCIÓN
R
El AD5666 DAC está fabricado en un proceso CMOS. La arquitectura consiste en una
serie de DAC seguido de un amplificador buffer de salida. Las piezas incluyen un interno
1,25 V / 2,5 V, 5 ppm de referencia / ° C con una ganancia interna de 2. La Figura 40 R

muestra un diagrama de bloques de la arquitectura DAC.

A amplificador de
R
salida
VDD

REF (+)

DAC REGISTRO VOUT

CADENA

RESISTENCIA
Salida del R
amplificador
(GAIN = 2)
(-)

05298-023
GND REF
R
Figura 40. Arquitectura DAC

05298-024
Debido a la entrada de codificación para el DAC es binaria directa, la tensión de salida ideal
Figura 41. Resistor Cadena
cuando el uso de una referencia externa está dada por

DVV REFERENCIA INTERNA

OUT REFIN • •• • norte
× = ••
2 El AD5666 tiene una referencia en el chip con una ganancia interna de 2. El AD5666-1 tiene

un / ° referencia 1,25 V 5 ppm C, dando una salida a escala completa de 2,5 V. El AD5666-2
La tensión de salida ideal cuando el uso y referencia interna está dada por
tiene una ppm 2,5 V 5 / ° C de referencia, dando una salida a plena escala de 5 V. la

referencia de a bordo está apagado en el encendido, lo que permite el uso de una referencia
DVV externa. La referencia interna se activa a través de una escritura en un registro de control. La
FUERA
2 REFOUT • •• • × × norte
= ••
2 referencia interna asociada con cada parte está disponible en el V REFOUT alfiler. Se requiere un

tampón si la salida de referencia se utiliza para conducir cargas externas. Cuando se utiliza la
dónde:
D = decimal equivalente del código binario que se carga en el registro de DAC. referencia interna, se recomienda que un 100 nF condensador ser colocado entre la salida de

referencia y GND para la estabilidad de referencia. canal individual de apagado no es

0 a 65535 para AD5666 (16 bits). soportado durante el uso de la referencia interna.

N = la resolución del DAC.

RESISTENCIA DE CADENA

La sección de cuerda resistor se muestra en la Figura 41. Se trata simplemente de una cadena

de resistencias, cada una de valor R. El código cargado en el registro DAC determina en qué

nodo de la cadena de la tensión es extraida para ser alimentado en el amplificador de salida.

La tensión es extraida mediante el cierre de uno de los interruptores de conexión de la cadena

en el amplificador. Debido a que es una cadena de resistencias, se garantiza monótona.

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 AD5666

Tabla 7. Comando definiciones

amplificador de salida
Mando
El amplificador de memoria intermedia de salida puede generar tensiones de ferrocarril a ferrocarril
C3 C2 C1 C0 Descripción
en su salida, lo que da un rango de salida de 0 V a V DD. El amplificador es capaz de conducir una
0 0 0 0 Escribir al Registro de Entrada n
carga de 2 kW en paralelo con 1.000 pF a GND. Las capacidades de fuente y sumidero del
0 0 0 1 Actualización de Registro DAC n
amplificador de salida se puede ver en la Figura 19 y la Figura 20. La Velocidad de respuesta es de
0 0 1 0 Escribir al Registro de Entrada n, actualizar todos
1,5 V / mu s con un ¼ a ¾ escala de tiempo de 10 microsegundos de sedimentación.
(LDAC software)

0 0 1 1 Escribir al DAC y actualización de canal n

INTERFAZ DE SERIE 0 1 0 0 abajo alimentación / encendido DAC

0 1 0 1 Cargar registro de código clara

El AD5666 tiene una interfaz de 3 hilos en serie (SYNC, SCLK, y DIN) que es
0 1 1 0 Registro de carga LDAC
compatible con los estándares de interfaz SPI, QSPI, y MICROWIRE así como la
0 1 1 1 Reset (reposición del encendido)
mayoría de los DSPs. Ver para
1 0 0 0 Configurar registro DCEN / REF
diagrama de temporización de una secuencia de escritura típico. figura 3
1 0 0 1 No operacion

La secuencia de escritura comienza llevando la línea baja SYNC. Los datos de la línea de DIN es - - - - reservados

sincronizado en el registro de desplazamiento de 32 bits en el flanco descendente de SCLK. La 1 1 1 1 Reservado

frecuencia de reloj de serie puede ser tan alta como 50 MHz, haciendo que el AD5666 compatible

con DSPs de alta velocidad. En la 32 Dakota del Norte flanco de bajada del reloj, el último bit de datos es
Tabla 8. Comandos de direcciones
temporizado en y se ejecuta la función programada, es decir, un cambio en DAC contenido del
Dirección (n)
registro y / o un cambio en el modo de funcionamiento. En esta etapa, la línea de SYNC puede
Canal DAC
mantenerse bajo o ser llevado alta. En cualquier caso, debe ser llevado alta durante un mínimo de
A3 A2 A1 A0 seleccionado
15 ns antes de la siguiente secuencia de escritura de modo que un flanco de bajada de
0 0 0 0 Un DAC
sincronización puede iniciar la siguiente secuencia de escritura. Porque el búfer de SYNC llama
0 0 0 1 DAC B
más la corriente cuando V IN = 2 V que lo hace cuando V IN = 0,8 V, SYNC debe ser baja ociosa entre 0 0 1 0 DAC C
las secuencias de escritura para la operación a potencia aún más baja de la pieza. Como se 0 0 1 1 DAC D
mencionó anteriormente, sin embargo, SYNC debe ser llevado alto de nuevo justo antes de la 1 1 1 1 todos los DAC

siguiente secuencia de escritura.

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AD5666

REGISTRO DE DESPLAZAMIENTO DE ENTRADA SINC DE INTERRUPCIÓN

El registro de desplazamiento de entrada es de 32 bits de ancho (véase la figura 42). Los primeros En una secuencia de escritura normal, la línea de SYNC se mantiene baja durante al menos 32 caen

cuatro bits se hacen no le importa. Los siguientes cuatro bits son los bits de comando, C3 a C0 (véase bordes de SCLK, y la DAC se actualiza en el 32 Dakota del Norte flanco descendente. Sin embargo, si no se

la Tabla 8), seguido por los bits de dirección DAC 4 bits, A3 a A0 (véase la Tabla 9) y, finalmente, los interpone la sincronización de alta antes del 32 Dakota del Norte flanco descendente, esto actúa como una

datos de palabra de 16 bits. Los datos de palabra comprende el código de entrada de 16 bits seguido interrupción a la secuencia de escritura. El registro de desplazamiento se pone a cero, y la

por cuatro no se preocupan bits para el AD5666 (ver Figura 42). Estos bits de datos se transfieren al secuencia de escritura es visto como válido. Ni una actualización de los contenidos de los registros

registro de DAC en el 32 Dakota del Norte flanco descendente de SCLK. DAC ni un cambio en el modo de funcionamiento se produce (ver

Figura 43 ).

DB31 (MSB) DB 0. (LSB)

XX X X C3 C2 C1 C0 A3 A2 A1 A0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 X XX X

BITS DE DATOS

05298-025
COMANDO BITS Los bits de dirección

Figura 42. Registro de entrada AD5666 contenido

SCLK

SINC

ESTRUENDO DB31 DB0 DB31 DB0

No válido Secuencia de ESCRITURA: sincronización de alta SECUENCIA DE ESCRITURA VÁLIDO, ACTUALIZACIONES DE SALIDA

05298-026
ANTES DE 32O flanco descendente EN la 32ª flanco descendente

Facility Figura 43. SINC Interrupt

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Conexión en cadena
Para los sistemas que contienen varios DACs, o cuando el usuario desea volver a leer el contenido
del CAD para fines de diagnóstico, el pasador SDO se puede utilizar para conectar en cadena
varios dispositivos juntos y proporcionar lectura de retorno de serie.
El modo de conexión en cadena se activa a través de un software ejecutable comando
DCEN. Comando 1000 está reservado para esta función DCEN (ver Tabla 7). El modo de
cadena de margarita se habilita estableciendo un bit (DB1) en el registro DCEN. El ajuste
por defecto es el modo independiente, donde Bit DCEN = 0. La tabla 9 muestra cómo el
estado de los bits corresponde al modo de funcionamiento del dispositivo.
El SCLK se aplica continuamente al registro de desplazamiento de entrada cuando SYNC está
baja. Si se aplican más de 32 pulsos de reloj, los datos de las ondulaciones del registro de
desplazamiento y aparece en la línea de SDO. Estos datos se registra la salida en el flanco
ascendente de SCLK y es válido en el flanco descendente. Mediante la conexión de esta línea a
la entrada DIN en la siguiente DAC en la cadena, se construye una interfaz multi-DAC. Cada DAC
en el sistema requiere 32 impulsos de reloj; Por lo tanto, el número total de ciclos de reloj debe
ser igual a 32N, donde N es el número total de dispositivos de la cadena. Cuando la transferencia
de serie para todos los dispositivos se ha completado, SYNC se toma alta. Esto evita que
cualquier dato adicional de ser sincronizados en el registro de desplazamiento de entrada.
Si se toma alta de SYNC antes de las 32 relojes están sincronizados dentro de la parte, se
considera una trama no válida y se descarta los datos. El reloj de serie puede ser continuo o un
reloj cerrada. Una fuente SCLK continua se puede utilizar sólo si la sincronización puede ser
considerado bajo para el número correcto de ciclos de reloj. En el modo de reloj activada, un
reloj de ráfaga que contiene el número exacto de ciclos de reloj debe ser utilizado, y SYNC debe
tenerse alta después de que el final del reloj para retener los datos.
REGISTRO INTERNO DE REFERENCIA
La referencia de a bordo está apagado durante el arranque por defecto. Esto permite el uso de una
referencia externa si la aplicación lo requiere. La referencia de a bordo se puede activar / desactivar
por un registro REF programables por el usuario mediante el establecimiento de alta Bit DB0 o baja
(véase la Tabla 9). Comando 1000 está reservado para este comando REF interna conjunto- (ver
Tabla 7). Tabla 11 muestra cómo el estado de los bits en los de desplazamiento de entrada de
registro corresponde al modo de funcionamiento del dispositivo.
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AD5666
Restablecimiento al encendido
El AD5666 contiene un circuito de reposición del encendido que controla la tensión de salida
durante el encendido. Mediante la conexión de la baja pin POR, las potencias de salida AD5666
hasta 0 V; conectando el pin de alta POR, las potencias de salida de hasta AD5666 de categoría
media. Los restos de salida, potenciadas en este nivel hasta que una secuencia de escritura
válida se hace al DAC. Esto es útil en aplicaciones en las que es importante conocer el estado de
la salida del DAC mientras está en el proceso de encendido. También hay una función de
restablecimiento de software ejecutable que se restablece el DAC al código de restablecimiento
de encendido. Comando 0111 está reservado para esta función de reposición (véase la Tabla 7).
Cualquier evento en LDAC o CLR durante el encendido de reinicio se ignoran.
Apagado MODOS
El AD5666 contiene cuatro modos distintos de funcionamiento. Comando 0100 está
reservado para la función de apagado (véase la Tabla 7). Estos modos son programables
por software mediante el establecimiento de dos bits, Bit Bit DB19 y DB18, en el registro de
control. Tabla 11 muestra cómo el estado de los bits corresponde al modo de
funcionamiento del dispositivo. Cualquiera o todos los DACs (DAC D para DAC A) puede
ser alimentado hacia abajo para el modo seleccionado mediante el establecimiento de los
cuatro bits correspondientes (DB7, DB6, DB1, DB0) a 1. Véase la Tabla 12 para el
contenido del registro de desplazamiento de entrada durante el encendido -abajo /
power-up operación. Cuando se utiliza la referencia interna, sólo se admite todos los
canales de apagado a los modos seleccionados. Cuando ambos bits se ponen a 0, la parte
funciona normalmente con su consumo de energía normal de 700 μA a 5 V. Sin embargo,
para los tres modos de potencia abajo, la corriente de alimentación cae a 400 nA a 5 V
(200 nA a 3 V). No sólo la caída de alimentación de corriente, pero la etapa de salida
también se conecta internamente a partir de la salida del amplificador a una red de
resistencias de valores conocidos. Esto tiene la ventaja de que la impedancia de salida de
la parte se conoce mientras que la parte está en el modo de apagado. Hay tres opciones
diferentes. La salida está conectada internamente a GND a través de ya sea un 1 kW o una
kW resistor 100, o se deja (tres-estado) en circuito abierto. La etapa de salida se ilustra en
la Figura 44. El generador de polarización, el amplificador de salida, cadena de resistor, y
otros circuitos lineal asociado se cierra cuando se activa el modo de potencia abajo. La
referencia interna se apaga solo cuando todos los canales están apagados. Sin embargo,
el contenido del registro DAC no se ven afectadas cuando en el poder hacia abajo. DD = 5 V y
para V DD = 3 V (ver Figura 28).
Cualquier combinación de DACs puede encenderse mediante el establecimiento de
PD1 y PD0 a 0 (funcionamiento normal). Las potencias de salida hasta el valor en el
registro de entrada (LDAC baja) o al valor en el DAC se registren antes de apagar (alta
LDAC).
AD5666

Tabla 9. conexión en cadena Activar / Registro Referencia Interna

DCEN (DB1) REF (DB0) Acción

0 0 el modo independiente, de referencia fuera (por defecto)

0 1 el modo independiente, de referencia en

1 0 modo DCEN, off referencia

1 1 modo DCEN, referencia en

Tabla 10. 32-bit de entrada Registro de desplazamiento Contenidos para conexión en cadena Habilitar y función de referencia Set-Up

MSB LSB

DB31 a DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 a DB2 DB1 DB0
X 1 0 0 0 X X X X X 1/0 1/0
No cuidados bits de comando (C3 a C0) Los bits de dirección (A3 a A0) No cuidados registro DCEN /
REF

Tabla 11. Modos de Operación

DB9 DB8 Modo operativo
0 0 Modos de funcionamiento

normal de apagado

0 1 1 kW a GND
1 0 100 kW a GND
1 1 De tres estados

Tabla 12. 32-bit de entrada Registro de desplazamiento Contenidos para la función de Encendido / apagado
MSB LSB

DB31 a DB7 a
DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 a DB10 DB9 DB8 DB4 DB3 DB2 DB1 DB0

X 0 1 0 0 X X X X X PD1 PD0 X DAC D DAC C DAC B Un DAC

No bits de comando (C2 a C0) Los bits de dirección (A3 a A0) - No Corriente cortada No De apagado / selección- canal de power-up
cuidados los no importa cuidados modo cuidados bit igual a 1 para seleccionar

RESISTENCIA DE
amplificador VOUT
CADENA DAC

CORRIENTE CORTADA
RESISTENCIA
circuitos del
DE LA RED
05298-027

Figura 44. Etapa de salida en caso de apagado

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 AD5666

actualiza de forma sincronizada; es decir, el registro del DAC se actualiza después de que se leyó
CLARO código de registro
nuevos datos, sin importar el estado de la espiga LDAC. Se ve de manera efectiva el pasador
El AD5666 tiene una clavija de CLR hardware que es una entrada de borrado asíncrono. La
LDAC como estar atado baja. (Véase, por la Tabla 15
entrada CLR está cayendo borde sensible. Con lo que el bajo de línea CLR despeja el contenido
LDAC modo de operación se registra.) Esta flexibilidad es útil en aplicaciones en
del registro de entrada y los registros del CAD a los datos contenidos en el registro CLR
las que el usuario quiere actualizar al mismo tiempo seleccionar los canales, mientras que el
configurable por el usuario y establece las salidas analógicas en consecuencia. Esta función se
resto de los canales están actualizando de forma sincrónica.
puede utilizar en la calibración del sistema para cargar escala cero, Estándar, o gran escala para

todos los canales juntos. Estos valores de código claras son mediante el establecimiento de dos

bits, DB1 Bit y DB0 Bit, en el registro de control programable por el usuario (ver Escrito al DAC 0110 con el comando carga el registro LDAC de 4 bits (DB3 a DB0). El valor

por defecto para cada canal es 0; es decir, el pasador LDAC funciona normalmente.

Tabla 13 ) . El valor por defecto Configuración de los bits a 1 significa que el canal DAC se actualiza independientemente del
ajuste borra las salidas a 0 V. Comando 0101 está reservado para cargar el registro estado del pasador LDAC. Ver
de código clara (ver Tabla 7 ) .
Tabla 16 de los contenidos del registro de desplazamiento de entrada

durante la carga LDAC modo de operación se registra.

La parte sale del modo de código claro en el 32 Dakota del Norte flanco de bajada de la siguiente

escritura de la pieza. Si CLR se activa durante una secuencia de escritura, la escritura se aborta.
ANULACIÓN DE ALIMENTACIÓN Y PUESTA A TIERRA

Cuando la precisión es importante en un circuito, es útil considerar cuidadosamente la

La activación de impulsos CLR tiempo el flanco descendente de CLR para cuando la salida fuente de alimentación y el diseño de retorno a tierra en el tablero. La placa de circuito

comienza a cambiar-es típicamente 280 ns. Sin embargo, si fuera del DAC lineal región, por lo impreso que contiene el AD5666 debe tener secciones digitales y analógicas

general toma 520 ns después de la ejecución de CLR para la salida de empezar a cambiar (ver independientes. Si el AD5666 es en un sistema donde otros dispositivos requieren una

Figura 38 ). conexión-AGND-a DGND, la conexión debe hacerse en un solo punto. Este punto de tierra

debe ser lo más cerca posible de la AD5666. El suministro de energía al AD5666 debe ser
Ver Tabla 14 para los contenidos del registro de desplazamiento de entrada durante la operación
evitada con 10 uF y 0,1 mF condensadores. Los condensadores deben estar físicamente lo
de registro de código clara de carga
más cerca posible al dispositivo, con el capacitor de 0.1 uF idealmente justo contra el

dispositivo. Los condensadores de 10 mF son el tipo de tántalo perla. Es importante que el

FUNCIÓN LDAC
Las salidas de todos los DAC se pueden actualizar de forma simultánea con el pasador LDAC
hardware. Sincrónico LDAC: Después de leer los nuevos datos, los registros del CAD se
0,1 mF condensador tiene una baja resistencia efectiva de la serie (ESR) y baja inductancia
en serie efectiva (ESI), tal como es típico de los tipos cerámicos comunes de
condensadores. Este 0,1 mF condensador proporciona una trayectoria de baja impedancia

actualizan en el flanco de bajada del 32 Dakota del Norte pulso SCLK. LDAC puede estar a tierra para altas frecuencias causadas por corrientes transitorias debido a la conmutación

lógica interna.
permanentemente bajo o pulsado como en

figura 3 .

Asincrónico LDAC: Las salidas no se actualizan al mismo tiempo que los registros de

entrada se escriben. Cuando LDAC pasa a nivel bajo, los registros del CAD se
La línea de alimentación debe tener como traza un grande como sea posible para proporcionar
actualizan con los contenidos del registro de entrada.
un camino de baja impedancia y reducir los efectos glitch en la línea de suministro. Relojes y

otras señales digitales de conmutación rápida que deben ser protegidos de otras partes de la

Alternativamente, las salidas de todos los DAC se pueden actualizar de forma simultánea
utilizando la función LDAC software por escrito al Registro de Entrada n y actualizar todos los
registros del CAD. Comando 0011 está reservado para esta función LDAC software. Un
registro LDAC le da al usuario una mayor flexibilidad y control sobre el pasador LDAC
hardware. Este registro permite al usuario seleccionar qué combinación de canales de forma
placa de tierra digital. Evitar el cruce de señales digitales y analógicas, si es posible. Cuando
rastros cruzan en lados opuestos de la junta, asegurarse de que se ejecutan en ángulos rectos
entre sí para reducir la alimentación de paso de efectos a través de la junta. La mejor técnica
de diseño de la placa es la técnica de microcinta, donde el lado de los componentes de la junta
se dedica al plano de tierra solamente y las trazas de señales se colocan en el lado de la
soldadura. Sin embargo, esto no siempre es posible con un tablero de 2 capas.

simultánea a la actualización cuando se ejecuta el pasador LDAC hardware. Ajuste del registro

de bits LDAC a 0 para un medio de canales DAC que la actualización de este canal es

controlado por el pasador LDAC. Si este bit se establece en 1, este canal

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AD5666

Tabla 13. Borrar Código Registro

Borrar código de registro DB1

DB0
CR1 CR0 Borra a Código

0 0 0x0000
0 1 0x8000
1 0 0xFFFF

1 1 No operacion

Table 14. 32-Bit Input Shift Register Contents for Clear Code Function
MSB LSB

DB31 to DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 to DB2 DB1 DB0
X 0 1 0 1 X X X X X 1/0 1/0
Don’t cares Command bits (C3 to C0) Address bits (A3 to A0) Don’t cares Clear code register
(CR1 to CR0)

Table 15. LDAC Overwrite Definition

Load DAC Register

LDAC Bits (DB3 to DB0) LDAC Pin LDAC Operation

0 1/0 Determined by LDAC pin

1 X—don’t care DAC channels update, overrides the LDAC pin. DAC channels see LDAC as 0.

Table 16. 32-Bit Input Shift Register Contents for LDAC Overwrite Function
MSB LSB

DB31 to DB19 to
DB28 DB4
DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB3 DB2 DB1 DB0

X 0 1 1 0 X X X X X DAC D DAC C DAC B DAC A

Don’t Command bits (C3 to C0) Address bits (A3 to A0)— don’t Don’t Setting LDAC bit to 1 override LDAC pin
cares cares cares

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 AD5666

OUTLINE DIMENSIONS
5.10
5.00
4.90

14 8

4.50
4.40 6.40
BSC
4.30

1
7

PIN 1

0.65 BSC

1.05
1.20
1.00
MAX 0.20
0.80
0.09
0.75
0.15 8° 0.60
SEATING
0.05 0° 0.45
0.30 PLANE
COPLANARITY 0.19
0.10

061908-A
COMPLIANT TO JEDEC STANDARDS MO-153-AB-1

Figure 45. 14-Lead Thin Shrink Small Outline Package [TSSOP]

(RU-14)
Dimensions shown in millimeters

ORDERING GUIDE
Package Power-On Reset Internal
Model 1 Temperature Range Package Description Option to Code Accuracy Reference
AD5666BRUZ-1 −40°C to +105°C 14-Lead TSSOP RU-14 Zero ±16 LSB INL 1.25 V
AD5666BRUZ-1REEL7 −40°C to +105°C 14-Lead TSSOP RU-14 Zero ±16 LSB INL 1.25 V
AD5666BRUZ-2 −40°C to +105°C 14-Lead TSSOP RU-14 Zero ±16 LSB INL 2.5 V

AD5666BRUZ-2REEL7 −40°C to +105°C 14-Lead TSSOP RU-14 Zero ±16 LSB INL 2.5 V

AD5666ARUZ-2 −40°C to +105°C 14-Lead TSSOP RU-14 Zero ±32 LSB INL 2.5 V

AD5666ARUZ-2REEL7 −40°C to +105°C 14-Lead TSSOP RU-14 Zero ±32 LSB INL 2.5 V

EVAL-AD5666EBZ Evaluation Board

1 Z = RoHS Compliant Part.

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NOTES

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trademarks are the property of their respective owners.
D05298–0–6/10(D)

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EVAL-AD5666EBZ AD5666BRUZ-2 AD5666BRUZ-1 AD5666ARUZ-2REEL7 AD5666BRUZ-1REEL7 AD5666BRUZ-2REEL7 AD5666ARUZ-2

EVAL-AD5666SDZ