Documentos de Académico
Documentos de Profesional
Documentos de Cultura
Ejercicios RAM PDF
Ejercicios RAM PDF
Se pretende diseñar un módulo de memoria de 256 palabras de 4 bits. Calcule el número tamaño de los decodificadores con
organización:
a) 2D.
b) 2½D.
a) b)
4 4
Matriz de celdas
4 Decodificador 24 28 x 4
SC control 4 a 16
R/W '
4 4
4 4
Dato de Dato de
entrada salida SC control
R/W '
4 4
Dato de Dato de
entrada salida
Si la funcionalidad de los elementos disponibles fuera superior a la requerida, no habría ninguna dificultad añadida en el diseño. El único
inconveniente sería estar infrautilizando unos elementos para unas funciones menos complejas de lo que serían capaces de realizar. Si esta
funcionalidad es menor, debe estudiar cómo acoplar varios elementos de un mismo tipo para obtener un elemento con mayores capacidades.
Se dispone de circuitos integrados de memoria RAM de 256x4 bits. ¿Cuántos son necesarios para proporcionar una capacidad de
memoria de 2048 palabras de 16 bits?.
28 palabras 211
211 Nº de filas * Nº de filas 23
por circuito integrado 2 8
2)
Longitud de palabra
Longitud de palabra en Memoria Principal Nº de columnas *
en circuito integrado
2
2 bits 24
2 4bits Nº de columnas * Nº de columnas 22
en circuito integrado 22
8 4 8 4 8 4 8 4
256x4 256x4 256x4 256x4
A10 A9 A8 D
E R/W' SC R/W' SC R/W' SC R/W' SC
C
O 8 256x4 4 8 256x4 4 8 256x4 4 8 256x4 4
D
I R/W' SC R/W' SC R/W' SC R/W' SC
F
I 4
8 256x4 4 8 256x4 4 8 256x4 4 8 256x4
C
A
D R/W' SC R/W' SC R/W' SC R/W' SC
O
R 8 256x4 4 8 256x4 4 8 256x4 4 8 256x4 4
Por no recargar el diagrama, no se han detallado las conexiones de las patillas R/ W . La selección de función debe ser la misma para todos
los CIs. Por este motivo, todas las patillas R/ W deben estar conectadas a una línea común. Esta línea es parte del Bus de Control.
Nº de palabras
MP (Nº de palabras en Memoria Principal ) Nº de filas *
por circuito integrado
11
2 palabras 212
210 Nº de filas * Nº de filas 21 2
por circuito integrado 211
Bus de direcciones
A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A0
11 211 palabras
11 211 palabras
SC R/W '
Bus de datos
DF 31 17 3 13 34
31 6 17 6 3 6 13 6 34 6
Módulo 1 5 3 1 4
1 5 5 2 3 0 1 2 4 5
Dirección 5 2 0 2 5
Módulo 0 latch
Módulo 1 latch
mux
Módulo 5 latch
módulo
2
5
5
4
0
3
T
2 0/2 2
t = 1/4 T
1 5
t
31 17 3 13 34
1 21
T =5 T T = T =5.25 T
4 4
Son necesarios 5 ciclos de acceso a memoria, uno para cada módulo Cuando existen algunas direcciones iguales correspondientes a
diferentes módulos, nos ahorramos algún ciclo. Existen dos direcciones iguales correspondientes a diferentes módulos: la 17 y la 13.
Distribuimos en cada módulo i; 0 i M-1, todas las direcciones consecutivas entre i · 2n-m e (i+1) · 2n-m-1
Los m bits más significativos de cada dirección indican el módulo y los restantes n-m determinan la posición.
00 04 08 12 16 20
Ciclo 1º. 9, 12
01 05 09 13 17 21
Ciclo 2º. 15, 18, 21
02 06 10 14 18 22
03 07 11 15 19 23
Ciclo 1º. 9 12 13 14 15 16 17
Ciclo 2º. 12, 15
Ciclo 3º. 18, 21 18 19 20 21 22 23
(iguales a las direcciones dentro de cada módulo)
Construya el diagrama de tiempos de acceso a los módulos, analizando en cuál de los dos casos es más rápida la respuesta de la memoria con
dicha secuencia.
En el entrelazamiento de orden inferior los módulos consecutivos tienen direcciones de palabras consecutivas. Los m bits menos significativos
se usan para seleccionar el módulo. El resto, la dirección.
dirección módulo
8 010 00 0
10 010 10 2
13 011 01 1 T
13 011 01 1
5 001 01 1 t = 1/4 T
7 001 11 3
6 001 10 2
16 100 00 0
Módulo 0 latch
Módulo 1 latch
mux
Módulo 2 latch
Módulo 3 latch
0 8 16
8 10 13 13 5 7 6 16
t
1 21
Tiempo = T 1 t=5 T T = T =5.2 T
4 4
latch Módulo 1
mux
latch Módulo 2
latch Módulo 3
módulo 7
3
2 10 6
1 13 13 5
0 8 16
8 10 13 13 5 7 6 16
t
2 18
Tiempo = 4 T 2 t=4 T T = T =4.5 T
4 4
Construya el diagrama de tiempos de acceso a los módulos en los dos siguientes casos:
i. Latches en la salida.
ii. Latches en la entrada.
210
Direcciones en cada módulo: =27 , es decir, 7 bits para la posición dentro del módulo.
33
Dirección física Dirección Módulo Dirección Módulo
0 0000000 000 0 0
1 0000000 001 0 1 9 8 7 6 5 4 3 2 1 0
2 0000000 010 0 2
7 0000000 111 0 7
posición dentro del módulo número de módulo
8 0000001 000 1 0
9 0000001 001 1 1
10 0000001 010 1 2
255 0011111 111 31 7
256 0100000 000 32 0
120 0001111 000 15 0
121 0001111 010 15 1
122 0001111 010 15 2
615 1001100 111 76 7
616 1001101 000 77 0
1001 1111101 001 125 1
1002 1111101 010 125 2
3 0000000 011 0 3
4 0000000 100 0 4
5 0000000 101 0 5
i. Latches en la salida. Gestión a la entrada: en la entrada se selecciona una dirección de entre los diferentes módulos.
Módulo 0 latch
Módulo 1 latch
mux
Módulo 7 latch
módulo
0 31 76
7
5 0
0
4
0
3
2 0 1 15 125
1 0 1 15 125
0 0 1 32 15 77
0 1 2 7 8 9 10 255 256 615 616 3 4 5
6 12 18 24 30 36 42 48 54 t
121
122
120 1002
1001
Uno por cada módulo leído en la anterior etapa
El acceso a los módulos es simultáneo.
latch Módulo 0
latch Módulo 1
mux
latch Módulo 7
módulo
0 31 76
7
6
0
5
0
4
0
3
2 0 1 15 125
1 0 1 15 125
0 0 1 32 15 77
0 1 2 7 8 9 10255 256 615 616 3 4 5
t
6 12 18 24 30 36 42
121
122
120 1001 1002
Sistema A Sistema B
00 01 02 03 04 05 06 07 08 09 10 11 12 13 14 15
16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47
48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63
64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79
00 01 02 03 04 05 06 07 08 09 10 11 12 13 14 15
16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47
48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63
64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79
c) A < B: No es posible.
Trace el diagrama de tiempos de acceso a los módulos en cada uno de los tres casos siguientes:
i. Esquema de entrelazamiento de orden superior.
ii. Esquema de entrelazamiento de orden inferior con latches en la salida.
iii. Esquema de entrelazamiento de orden inferior con latches en la entrada.
DF 0 1 2 6 12 15 20 148 300 20 29 22
DF
Módulo=
27 0 0 0 0 0 0 0 1 2 0 0 0 128 148 128 300 128
6
Dirección 0 1 2 6 12 15 20 20 44 20 25 22 6 0 20 1 44 2
DF 0 1 2 6 12 15 20 148 300 20 29 22
DF
Módulo=
23 0 0 0 0 1 1 2 18 37 2 3 2
Dirección 0 1 2 6 4 7 4 4 4 4 5 6
20 8 148 8 300 8 20 8 8 8
2 8 6 8 12 8 15 8 29 22
4 2 68 18 60 37 2
0 6 0 4 1 7 1 4 5 3 6 2
2 4 4
Se da el caso de que hay módulos distintos con las mismas direcciones.
módulo
1/15
7
0/6 2/22
6
5 3/29
2 0/2
1 0/1
0 0/0
T 2T 4T 6T 8T t
Tiempo=8T.
8 ciclos de memoria.
Siempre direcciones diferentes con módulos diferentes. Puede ocurrir un conflicto de memoria por intentar acceder a módulos iguales.
DF 0 1 2 6 12 15 20 148 300 20 29 22
Dirección 0 0 0 0 1 1 2 18 37 2 3 2
Módulo 0 1 2 6 4 7 4 4 4 4 5 6
módulo
1
7
0 2
6
5 3
1 2 18 37 2
4
2 0
1 0
0 0
0 1 2 6 12 15 20 148 300 20 29 22
T 2T 4T 6T t
3 27
Tiempo = 6T 3 t=6T T = T =6.75 T
4 4
Orden inferior
Dirección Módulo
Dirección física
0 000 0000 000
1 000 0000 001
2 000 0000 010
6 000 0000 110
12 000 0001 100
15 000 0001 111
20 000 0010 100
148 001 0010 100
300 010 0101 100
20 000 0010 100
29 000 0011 101
22 000 0010 110
Módulo Dirección
Orden superior