Diseño de sistema de control de lectura y escritura

de una memoria RAM

Cristian Camilo Loaiza Rios, Luis Felipe Peña Lozano, Yarol Derved Parra Vargas, Sebastián
Victoria Hermann.
Sistemas digitales y ensambladores
Politécnico Grancolombiano

Resumen- En el presente documento se pretende realizar el Teniendo en cuenta las versiones anteriores de Latches, se
diseño por separado de cada uno de los componentes del sistema diseña la siguiente celda de memoria Latch para una memoria
de control de lectura y escritura de una memoria RAM de 32 RAM.
filas por 32 columnas, por lo tanto, a lo largo del documento se
estará explicando el proceso realizado, describiendo las tablas
de verdad, los mapas de Karnaugh y con la ayuda de la
herramienta Logisim se estarán generando los diferentes
diagramas de cada uno de los circuitos.

Introducción
A lo largo de este documento estaremos dando solución a los
planteamiento de la segunda entrega del trabajo grupal del
módulo de Sistemas digitales y ensambladores, por lo tanto
para dar solución a cada uno de los planteamientos,
inicialmente se estará diseñando una celda de
almacenamiento de un bit que luego se estará utilizando para Figura 2: Celda de memoria Latch para memoria RAM.
montar una celda de cuatro bits (nibble), más adelante se
diseña un módulo de dos palabras de 4 bits, posteriormente se
monta una matriz de memoria de 64 palabras de 4 bits y
finalmente se utiliza el decodificador de binario a 7 para la
visualización de los datos. En cada uno de los puntos 2. Utilizando la celda de un bit, montar una celda de 4
desarrollados se presenta el proceso para el diseño de los bits (nibble).
componentes y con la ayuda de la herramienta Logisim se
diseñaron los respectivos circuitos. Con la celda para un bit diseñada anteriormente se conecta en
cascada tres mas para obtener otra celda de 4 bits.

I. DISEÑO

1. Una celda de almacenamiento de un bit para una

memoria RAM utilizando cerrojos (latches).

Un Latch S-R (set-reset): Es un tipo de dispositivo lógico

biestable o multivibrador. Un latch S-R (Set-Reset) con
entrada activa a nivel ALTO se compone de dos puertas NOR
acopladas, tal como se muestra en la Figura 4(a), un latch con
entrada activa a nivel BAJO está formado por dos puertas Figura 3: Celda de memoria de 4 bits (Nibble).
NAND conectadas tal como se muestra en la Figura 4(b).
Observe que la salida de cada puerta se conecta a la entrada
de la puerta opuesta. 3. Utilizando el byte, montar 4 bytes consecutivos.

Nota: No se entendió el punto por lo que se diseñó un módulo

de dos palabras de 4 bits.

Figura 1: Versiones de Latch S-R[1].

 Elementos:
 Control.
 Celda de un Nibble.
 Decodificador
 Matriz de 64 palabras

Figura 4: celda de dos palabras de 4 bits. Figura 6: Circuito para visualizar los datos guardados en cada
celda.

4. Montar una matriz de memoria de 64 palabras de 4

bits, es decir de 8 x 8 nibbles, utilizando los
elementos de control de la entrega uno, diseñe un
circuito que le permita la lectura/escritura de los
datos de cada una de las celdas.
Con los diseños del punto 1 y 2 se procede a conectar las
celdas para lograr una matriz de memoria RAM de 64
palabras de 4 bits cada una.
II. REFERENCIAS
https://es.scribd.com/document/295916342/Bit-Byte-
Nibble-Word-Algebra-Booleana
https://wilaebaelectronica.blogspot.com/2017/01/hola-en-
display-7-segmentos.html
https://www.studocu.com/es/document/universidad-
complutense-madrid/ced-circuitos-electronicos-
digitales/apuntes/ced-circuitos-electronicos-
digitales/2483077/view

https://es.wikipedia.org/wiki/Visualizador_de_siete_segme
ntos

https://www.electronicafacil.net/foros/PNphpBB2-
viewtopic-t-7301.html

https://www.youtube.com/watch?v=V7g9MuLj-lo

https://www.youtube.com/watch?v=l39YpfWrO9o

http://bibing.us.es/proyectos/abreproy/4740/fichero/6.+Ele
ctronica+de+control.pdf

https://es.wikipedia.org/wiki/Nibble
Figura 5: Matriz de memoria de 64 palabras.

5. Utilice el decodificador de binario a 7 segmentos

diseñado en la primera entrega para la visualización
de los datos.

Finalizado el punto 4, se coloca los diseños de la primera

parte, para visualizar los datos guardados en cada una de las
celdas de la matriz de memoria RAM.