Tema I Biestables

Biestables
1.1 Introducción
Una ventaja importante de los sistemas digitales sobre los analógicos es la capacidad de
almacenar fácilmente grandes cantidades de información por periodos cortos o largos. Esta
capacidad de memoria es la que hace que los sistemas digitales sean versátiles y adaptables a
muchas situaciones.
El dispositivo electrónico fundamental para guardar información es el biestables. El

biestable es el Circuitos Lógico Secuencial, (CLS), más elemental. Los Circuitos Lógicos
Secuenciales son aquellos circuitos donde el estado lógico de salida en cualquier instante de
tiempo es función de los estados lógicos de las entradas externas y de la información
almacenada hasta ese momento.
A continuación se hará un estudio detallado de los diferentes tipos de biestables.
1.2 Biestables
El biestable es un circuito lógico secuencial capaz de almacenar un BIT, es un

componente electrónico que debido a su implementación puede memorizar un estado lógico,
bien sea el uno ó el cero. Si el biestable almacena un cero lógico se dice que el biestable se
encuentra en estado de RESET y si el biestable almacena un uno lógico se dice que el
biestable se encuentra en estado de SET. Por tener estos dos estados estables a su salida: SET y
RESET, a este circuito lógico se le da el nombre de biestable.
Partiendo de que un biestable es un circuito lógico secuencial (CLS) entonces el estado

lógico de salida (estado futuro Q(n+1)) depende de los estados lógicos de sus entradas de
externas y del estado lógico que almacena en ese momento (estado presente Qn) .
Está condición de que el estado lógico de salida dependa del dato almacenado, es la
diferencia fundamental con los circuitos lógicos combinacionales (CLC), donde para una
combinación de entrada siempre se va tener el mismo estado lógico a la salida, mientras que en
los CLS si se aplica igual combinación en la entrada se puede tener diferente estado lógico a
su salida, si el dato almacenado es diferente. La retroalimentación de la salida hacia la entrada
Prof: Zulay Franco 1

da la condición de memoria en los circuitos secuenciales.
El biestable más sencillo de implementar, se muestra en la figura 1.1. Dispone de una

salida generalmente llamada Q a través de la cual se puede visualizar el dato almacenado y
otra salida correspondiente al negado del dato almacenado, llamada Q . En este circuito para
almacenar un uno lógico (Q=1) se debe colocar un cero lógico en la entrada del inversor1 ó y
un lógico en la entrada del inversor2 y si se quiere almacenar un cero lógico (Q= 0 ) se debe
colocar un uno lógico en la entrada del inversor1 ó y cero lógico en la entrada del inversor2.
1 Q
2 Q
Figura. 1.1. Biestable
El problema que presenta el circuito de la figura 1.1 es no disponer de señales de

entradas externas que permitan fácilmente modificar el dato almacenado, es por ello que se
implementan biestables con entradas externas llamadas entradas de excitación.
En la figura 1.2 se presenta la simbología de un biestable, dispone de unas entradas

llamadas entradas de excitación a través de las cuales se puede modificar el dato almacenado y
una salida generalmente llamada Q a través de la cual se puede visualizar el dato almacenado,
en algunos casos los fabricantes de estos circuitos lógicos proporcionan otra salida
correspondiente al negado del dato almacenado, llamada Q .
Simbología:
Entradas . Q
de . Biestable Salidas
.
Excitación Q
Figura 1.2. Símbolo de un biestable.
1.2.1 Clasificación de los biestables
Los biestable se pueden clasificar en:

a) Según disponga ó no de una entrada de control que generalmente se le denomina
entrada de habilitación o entrada de reloj (Clk) los biestables se clasifican en Asíncronos y
Síncronos.
Si el biestable no dispone de la entrada de control ó reloj el biestable es asíncrono, en

estos dispositivos en cualquier instante de tiempo colocando los estados lógicos adecuados en
las entradas de excitación se puede modificar el dato almacenado, mientras que si el biestable
dispone de la entrada de control o reloj, el biestable es síncrono, en estos dispositivos el dato
almacenado se puede modificar a través de sus entradas de excitación solamente cuando la
entrada de control ó entrada de reloj lo indique, es decir no se puede modificar el dato en
cualquier instante de tiempo. Los biestables síncronos a su vez, se clasifican en:
 Síncrono activados por nivel: Aquellos que se habilitan ó activan al colocar un nivel
lógico en la entrada de reloj (nivel alto ó nivel bajo), estos biestables síncronos se le llaman
latch
 Síncronos activados por flanco: Aquellos que se habilitan ó activan al detectar un
transición lógica de bajo a alto (flanco de subida) ó de alto a bajo (flanco de bajada) en la
entrada de reloj, estos biestables síncronos se le llaman flip-flop.
La simbología de los flip-flop se diferencia de la simbología utilizada para los latch en la

flecha (>) que se encuentra en la entrada de reloj, la cual indica que los biestables son disparos
ó activados por flanco. En la figura 1.3 se presenta la simbología utilizada por algunos los
fabricantes de biestables.
Entradas . Q Entradas . Q Entradas . Q

de . Biestable de . Biestable de . Biestable
. . .
Excitación Q Excitación Q Excitación Q
Clk Clk
a) b) c)
Figura 1.3. Simbología de a) biestable asíncrono. b) Latch. c) Flip-flop
El tipo de señal que generalmente es utilizada para habilitar el biestable síncrono, es una
señal TTL como la mostrada en la figura 1.4.
Flanco de
Nivel Alto Flanco de
subida
bajada
Clk Nivel Bajo
Figura 1.4. Ejemplo de señal de reloj (Clk)
b) Los biestables también se puede clasificar según el tipo de entradas de

excitación que dispone el circuito, es decir se tienen biestables del tipo:

 R-S
 J-K
 T
 D
En la figura 1.5 se presenta diferentes simbologías: biestable asíncrono y biestables

síncronos.
S . Q Q J . Q
Biestable D Biestable . Biestable
.
R Q Q K Q
Clk Clk
a) b) c)
Figura 1.5. Simbología de a) biestable asíncrono tipo R-S. b) Latch tipo D. c)
Flip-flop tipo J-K
Una forma útil de representar el comportamiento de un biestable es mediante su tabla de

la verdad o característica y su tabla de excitación.
La tabla de la verdad ó característica: En ella se expresa el estado futuro Qn+1 que se

tendrá a la salida del biestable en función del estado de sus entradas externas (excitación y
señal de reloj si el biestable es síncrono) y el estado presente a su salida Q n . Para estos
circuitos se debe tener en cuenta que las entradas externas deben cumplir con:
 una combinación para realizar SET,

 una combinación para realizar RESET,
 y una combinación para quedar en la condición de MEMORIA.
Tabla de excitación: En ella se expresa que valores deben tener las entradas externas del
biestable para que la salida realice una transición de estado ( SET -> RESET ó RESET ->
SET) o se quede en la condición de MEMORIA.
1.3 Biestables asíncrono R-S
Posee dos entradas de excitación R y S, que significan RESET y SET respectivamente.

Estas entradas pueden ser activas en alto o en bajo, pero solo debe estar activa una a la vez. En
la figura 1.6 se presentan la simbología:

Simbología:
R Q R Q
S Q S Q
a) b)
Figura 1.6. Simbología de biestable asíncrono R-S. a) Entradas de excitación activas en
alto. b) Entradas de excitación activas en bajo.
En este tipo de biestable si ambas entradas se encuentran desactivadas el biestable retiene

indefinidamente el dato que se encuentra almacenado (MEMORIA).
Si se activa la entrada S y la entrada R se encuentra desactivada el biestable lleva su

salida a uno lógico sin importar el dato almacenado, es decir si el dato almacenado es cero
lógico lo cambia a un uno lógico y si el dato almacenado es uno lógico lo deja con ese estado,
para esta combinación en las entradas se realiza un SET, una vez desactivada la entrada S el
biestable queda con la combinación en las entradas para que se quede en MEMORIA.
Si se activa la entrada R y la entrada S se encuentra desactivada el biestable lleva su

salida a 0 lógico sin importar el dato almacenado, es decir si el dato almacenado es uno lógico
lo cambia a un cero lógico y si el dato almacenado es cero lógico lo deja con ese estado, para
esta combinación en las entradas se realiza un RESET, una vez desactivada la entrada R el
biestable queda con la combinación en las entradas para que se quede en MEMORIA.
Si ambas entrada R y S se activan al mismo tiempo el biestable lleva su salida a un

estado lógico que puede ser cero ó uno, dependiendo si las entradas de excitación del biestable
son activas en alto ó en bajo, ente este caso se está realizando un SET y un RESET al mismo
tiempo y cuando se desactivan ambas entradas, no se sabe en forma determinante cual será el
dato almacenado, si un uno ó un cero lógico, pues dependería de los tiempos de respuesta de
las compuertas utilizadas en la implementación, es decir el estado futuro es ambiguo. Partiendo
de que el elemento secuencial más sencillo es el biestable elaboramos su tabla característica
en función de las entradas externas y el estado presente a la salida (Qn). En la tabla 1.1 se
presenta la tabla característica para el biestable RS asíncrono con entradas de excitación
activas en alto y en la tabla 1.2 se presenta la tabla característica para el biestable RS asíncrono
con entradas de excitación activas en bajo.

R S Qn Qn+1
0 0 0 0
0 0 1 1 }memoria (ambas entradas desactivadas)
0 1 0 1
0 1 1 1
}set (R desactivada, S activa)
1 0 0 0
1 0 1 0
}reset (R activa, S desactivada)
1 1 0 I
1 1 1 I
}indeterminado
n+1+(
ó ambiguo su estado futuro
Q (ambas entradas activas) (
Tabla 1.1 Tabla característica de un biestable asíncrono R-S activo en alto
R S Qn Qn+1
0 0 0 I
0 0 1 I } indeterminado ó ambiguo su estado futuro
Qn+1+((ambas entradas activas)
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 1
}memoria(ambas entradas desactivadas)
Tabla 1.2. Tabla característica de un biestable asíncrono R-S activo en bajo.
En la figura 1.7 se ilustra el montaje de un biestable asíncrono R-S activo en alto, donde
normalmente las entradas de excitación se encuentran desactivadas (R y S en cero lógico), es
decir el biestable mantiene indefinidamente el dato que tiene almacenado, y en el instante que
se desee se puede modificar a través de la activación de una de sus entradas de excitación. Los
pulsadores utilizados en la figura son normalmente abierto (NA).

Vcc
R Q
R S Q
Figura 1.7. Montaje de un biestable asíncrono R-S activo en alto.
1.3.1 Implementación del biestable asíncrono R-S activo en alto
Para implementar un biestable R-S con entradas de excitación activas en alto (1 lógico)
se deben utilizar compuertas NOR en la configuración que se muestra en la figura 1.8. Se
asignaran las variables X, Y a las entradas de excitación para posteriormente deducir cual es la
entrada de Reset (R) y cuál es la entrada de Set (S), una vez realizado su estudio.
X
Q
Q
Y
NOR
Figura 1.8. Implementación del biestable asíncrono R-S activo en alto.
Evaluando cada una de las cuatros combinaciones posibles en las entradas del circuito de
la figura 1.8 (X, Y) para cada uno de los dos estado lógico posible almacenados (Qn), cero
lógico ó uno lógico, se obtiene la tabla 1.3. La salida del circuito al colocarle valores en sus
entradas puede pasar por estados transitorios, pero finalmente se estabiliza.

X Y Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 0
Tabla 1.3 .Tabla característica del circuito de la figura 1.7.
Del estudio de la tabla 1.3 se deduce entonces que X viene siendo la entrada R, ya que al
activarse, el estado futuro va ser cero lógico independiente del estado presente, e Y viene hacer
la entrada S, ya que al activarse, el estado futuro va ser uno lógico independiente del estado
presente. El circuito de figura 1.8 nos quedaría entonces de la siguiente forma:
R S Qn Qn+1
0 0 0 0
R
Q 0 0 1 1 }memoria (ambas entradas desactivadas)
0 1 0 1
0 1 1 1
Q 1 0 0 0
S 1 0 1 0
1 1 0 0
NOR }indeterminado ó ambiguo su estado futuro
1 1 1 0 Qn+1+((ambas entradas activas)
Figura 1.9. Biestable asíncrono R-S con entradas de excitación activas en alto.
 Ecuación del estado Futuro
De la tabla 1.3 y y haciendo uso de mapas de Karnaugh, se puede obtener la ecuación

para el estado futuro como:

RS
n 00 01 11 10
Q
0 0 1 0 0
1 1 1 0 0
Q n 1  R S  R Q n
Q n 1  R ( S  Q n )
Q n 1  R( S  Q n )
Q n 1  R  ( S  Q n )
Se puede observar que la ecuación del estado futuro representa el circuito

implementado con las compuertas NOR de la figura 1.9.
 Tabla de excitación del R-S: valores que deben tener las entradas R y S para obtener el
estado futuro deseado, teniendo en cuenta su estado presente. Esta tabla se puede deducir de la
tabla característica (Tabla 1.3) sin tomar en cuenta las combinaciones de las entradas que dan el
estado de ambigüedad del estado futuro. Es decir para llevar la salida del biestable de un estado
presente cero a un estado futuro cero se observa en la tabla de la verdad que puede hacerse
colocando R= “0” y S= “0” ó colocando R= “1” y S= “0” ,esto quiere decir que si se desea
almacenar un cero lógico no importa el valor que tenga la entrada R(habilitada ó deshabilitada)
pero la entrada S tiene que estar en cero es decir deshabilitada , y así para cada uno de las
casos. En la tabla 1.4 se ilustra el resultado obtenido.
Qn Qn+1 R S
0 0 X 0
0 1 0 1
1 0 1 0
1 1 0 X
Tabla 1.4 .Tabla de excitación de un biestable asíncrono R-S activo en alto.
Ejemplo 1. En la figura 1.10 se muestra el diagrama de tiempo de las señales aplicadas

en la entrada R-S del biestable asíncrono de la figura 1.9, que dan como resultado el diagrama
de tiempo mostrado para la salida Q. Se asume que el estado inicial almacenado en el biestable
es cero lógico.

S
Figura 1.10. Ejemplo 1.
1.3.2 Implementación del biestable asíncrono R-S activo en bajo
Para implementar un biestable R_S activo en bajo se utilizan compuertas NAND en la

configuración que se muestra en la figura 1.11 .Se asignaran las variables X, Y a las entradas
de excitación para posteriormente deducir cual es la entrada de Reset (R) y cuál es la entrada de
set (S), una vez realizado su estudio.
X Q
Q
Y
NAND
Figura 1.11. Implementación de un biestable asíncrono R-S activo en bajo.
Evaluando cada una de las cuatros combinaciones posibles en las entradas del circuito de
la figura 1.11 (X, Y) para cada uno de los dos estado lógico posible almacenados (Qn), cero
lógico ó uno lógico se obtiene la tabla 1.5. La salida del circuito al colocarle valores en sus
entradas puede pasar por estados transitorios, pero finalmente se estabiliza.

X Y Qn Qn+1
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
Tabla 1.5. Tabla característica del circuito de la figura 1.11.
De este estudio de la tabla 1.5 se deduce entonces que X viene siendo la entrada S (Al
activarse, el estado futuro va ser uno independiente del estado presente) e Y la entrada R (Al
activarse el estado futuro va ser cero independiente del estado presente). El circuito de figura
1.11 nos quedaría entonces de la siguiente forma.
S R Qn Qn+1
Q 0 0 0 1
S }indeterminado ó ambiguo su estado futuro
0 0 1 1
Qn+1+((ambas entradas activas)
0 1 0 1
0 1 1 1 }set (R desactivada, S activa)
Q 1 0 0 0
R 1 0 1 0
NAND 1 1 0 0
1 1 1 1
}memoria (ambas entradas desactivadas)
Figura 1.12. Biestable asíncrono R-S con entradas de excitación activas en bajo
 Ecuación del estado futuro.
De la tabla 1.5 y haciendo uso de mapas de Karnaugh, se puede obtener la ecuación para
el estado futuro como:

SR
n 00 01 11 10
Q
0 1 1 0 0
1 1 1 1 0
Q n 1  S  RQ n
Q n 1  S  RQ n
Q n 1  S ( RQ n .)
Se puede observar que la ecuación del estado futuro representa el circuito implementado
con las compuertas NAND.
 Tabla de excitación (Seguir los pasos de la sección 1.3.1)
Qn Qn+1 S R
0 0 1 X
0 1 0 1
1 0 1 0
1 1 X 1
Tabla 1.6. Tabla de excitación de un biestable asíncrono R-S activo en bajo.
1.3.3 Circuito integrado comercial
74XX279: 4 biestables asíncronos del tipo RS con entradas de excitación activas en bajo.

Ejemplo 2
Los biestables R-S asíncronos se pueden utilizar como un circuito eliminador de los
rebote de contacto de un interruptor mecánico.
Se puede observar en la figura 1.13 que al llevar el interruptor de la posición 2 a la

posición 1 a la salida (Vsal) se tiene una señal con transiciones de voltaje entre 0 y 1 lógico y
esto es debido al rebote del interruptor antes de llegar a su condición de reposo sobre el
contacto 1. El tiempo que permanece este rebote es pequeño, en el orden de los milisegundos,
pero serian inaceptable en muchas aplicaciones.
+5V
1 Rebote
1 Vsal
0
2
R Interruptor a la Interruptor en reposo
posición 1 en la posición 1
Solución:
Al colocar un biestable R-S en la configuración que se presenta en la figura 1.14, se

tendrá a la salida (Vsal) una señal limpia libre de oscilaciones. Al llevar el interruptor a la
posición 1, el biestable almacenara 1 lógico. A pesar de que existe un rebote en la entrada S
(conmutando entre 0 y 1 lógico) el dato almacenado no cambia durante estas oscilaciones,
sigue en 1 lógico, pues al despegarse el interruptor del contacto 1, las entradas de excitación
del biestable se encontraran en la condición de memoria y por lo tanto la salida permanece
con el valor anterior.

R
1
1 Vsal
S Q
0
R
2 Entrada S
R
+5V Interruptor a la
Rebote
posición 1
Figura 1.14. Circuito antirrobote basado en un biestable asíncrono R-S.
1.4 Biestables síncrono
Son aquellos biestable que disponen de una señal externa denominada señal de
habilitación o señal de reloj (CLK), mientras la entrada de reloj se encuentra activa, la salida
del biestable depende del estado lógico que se encuentre para ese momento en las entradas de
excitación, pero si esta entrada de reloj se encuentra desactivada el biestable permanece en su
condición de memoria sin importar la combinación que se tenga en las entradas de excitación.
En los biestables síncronos las entradas de excitación son llamadas entradas síncronas.
Los biestables síncronos se dividen en: 1) disparados ó activados por nivel que son los
latch y los disparados ó activado por flanco que son los flip-flop.
1.4.1. Latch
Los latch son los biestables síncronos disparados o activados por nivel, es decir para que
puedan ocurrir cambio a la salida del biestable, en su entrada de habilitación o de reloj debe
estar el nivel lógico adecuado que permita la habilitación del biestable, cuando el latch se
encuentra deshabilitado, se dice que se encuentra en su condición de memoria. Dependiendo su
implementación tenemos LATCH activos por nivel alto o LATCH activos por nivel bajo. En
el siguiente ejemplo se ilustra el comportamiento de un latch de tipo RS con entradas de
excitación activas en alto.

Ejemplo 3: Si en las entradas del biestable síncrono mostrado en la figura. 1.15 se
aplican la forma de onda de la figura 1.16, en la salida Q del biestable se obtiene la forma de
onda mostrada, suponemos que inicialmente Q=0.
S Q
R
Q
CLK
Figura 1.15. Simbología de latch tipo RS.
Clk
Mientras el latch este habilitado la salida Q, almacena el

dato lógico según la entrada de excitación que este
activada pero cuando se deshabilita el latch, la salida Q
permanece con el ultimo dato almacenado mientras estaba
habilitado.
Figura. 1.16. Ejemplo 3 con un biestable síncrono
Si las formas de ondas R y S de figura 1.16 son aplicadas a un biestable de tipo RS

asíncrono como el mostrado en la figura 1.17 , la forma de onda de la salida Q, es diferente.
S Q
R Q

S
Figura. 1.17. Ejemplo 3 con un biestable asíncrono
El tipo de biestable síncrono por nivel más utilizado es el tipo D.
Latch tipo D es un biestable que dispone de una entrada de excitación llamada D. En este
tipo de latch la salida sigue a la entrada mientras su entrada de control (Clk) este habilitada ó
activada, cuando se deshabilita la entrada de control el latch se queda en la condición de
memoria. En la figura 1.18 se da un ejemplo de un lacth tipo D disparado con nivel alto y
luego se presenta su tabla característica y su tabla de excitación.
Simbología:
D Q
Clk Q
Figura 1.18. Simbología de latch tipo D.
Tabla característica:

CLK D Qn Qn+1
0 0 0 0
0
0
0
0
1
1
1
0
1
1
0
1
} Memoria
1
1
0
0
0
1
0
0 } Reset (la salida sigue a la entrada)
1 1 0 1
1 1 1 1 }Set (la salida sigue a la entrada)
En muchas bibliografías aparece de la siguiente forma:
CLK D Qn Qn+1
0 0 0
0 1 0 } Reset (la salida sigue a la entrada)
1 0 1
1 1 1 } Set (la salida sigue a la entrada)
Tabla 1.7. Tabla característica de un latch tipo D habilitado por nivel alto.
Tabla de excitación: valor que debe tener la entrada D para obtener el estado futuro
Qn+1, deseado. Para los biestables tipo D no importa el estado presente Qn, el valor que debe
tener D es igual al dato que se desea almacenar, es decir Qn+1.

Qn Qn+1 D
0 0 0
0 1 1
1 0 0
1 1 1
Tabla 1.8. Tabla de excitación de un latch tipo D habilitado por nivel alto.
Ejemplo 4. Si en las entradas del biestable síncrono mostrado en la figura. 1.18 se

aplican la forma de onda de la figura 1.19, en salida Q del biestable se obtiene la forma de
onda mostrada, suponemos que inicialmente Q=0.
Mientras el latch este habilitado la salida Q sigue

a la entrada D, pero cuando se deshabilita la salida
Q permanece con el ultimo dato almacenado
mientras estaba habilitado.
Figura. 1.19. Ejemplo 4.
Mientras el latch está habilitado con el nivel alto de la señal de reloj, la salida sigue a
la entrada, y mientras este deshabilitado con el nivel bajo de la señal de reloj, el latch
permanece en su condición de memoria, es decir durante la deshabilitación mantiene el último
dato almacenado durante su habilitación.
1.4.1.1 C. I Comercial
74XX75: Latch tipo D activo en Alto.

1.4.2. Flip-flop
Los flip flop son los biestables síncronos disparados o activados por flanco, es decir en la
salida del biestable solo pueden ocurrir cambios en el momento en que la señal de reloj cambia
de un nivel a otro, en cualquier otro instante de tiempo de la señal de reloj, el flip-flop se
encuentra en la condición de memoria. Dependiendo su implementación tenemos flip-flop
activos por flanco de subida ó positivo y flip-flop activos por flanco de bajada ó negativo. A
continuación se analizaran flip flop tipo D, J-K y el T.
1.4.2.1 Flip-flop tipo D
Es un biestable síncrono que dispone solo de una entrada de excitación D como se indica
en la figura 1.20. La salida sigue a la entrada en el flanco de subida de la señal de reloj, en otro
instante de tiempo queda en la condición de memoria.
Simbología:
D Q
Clk Q
Figura 1.20 Simbología de flip-flop tipo D.
Tabla característica. (Durante el flanco activo)
CLK D Qn Qn+1
0 0 0
0 1 0 } Reset (la salida sigue a la entrada)
1 0 1
1 1 1 } Set (la salida sigue a la entrada)
Tabla 1.9. Tabla característica de un flip-flop tipo D.
La tabla de excitación del flip-flop tipo D es igual a la del latch tipo D, mientras se
encuentran activados (el flip-flop en el flanco y el latch en el nivel).

Ejemplo 5. La forma de onda D de la figura 1.21 se aplica a la entrada de un Flip-Flop
tipo D. Suponiendo que inicialmente Q=0 se determinará la forma de onda de salida Q.
D Q
Clk Q
Clk
Q
Los flip-flop tipo D se utilizan algunas veces para retrasar la señal de entrada. En la
figura 1.22 se puede observar como la entrada es retrasada un periodo al colocar la entrada de
dato a un flip-flop tipo D disparado por flanco de subida.
CLK
Datos
de
Entrada
Figura 1.22. La entrada es retrasada un periodo al colocar la entrada de dato a un flip-

flop tipo D.

1.4.2.2 Flip-flop tipo J-K
Es un biestable síncrono que posee dos entradas de excitación J y K, que significan SET y
RESET respectivamente. Estas pueden ser activas en alto o en bajos. Con la entrada J activada
y K desactivada se almacena un uno lógico, con J desactiva y K activada se almacena un cero
lógico, con J desactiva y K desactivada queda en la condición de memoria y con la entrada J
activada y K activada el estado futuro del biestable será el negado del estado presente, es
decir se da la condición de conmutación de la salida.
El flip-flop J-K es una mejora del biestable R-S, pues se elimina el estado de
ambigüedad o indeterminación y se coloca el estado de conmutación. En la figura 1.23 se
puede observar la simbología de un flip.flop J-K.
Simbología:
J Q
K
Clk Q
Figura 1.23. Simbología de flip-flop tipo J-K
CLK J K Qn Qn+1
0 0 0 0
0 0 1 1 }Memoria
0 1 0 0
0 1 1 0 }Reset
1 0 0 1
1 0 1 1 }Set
1 1
1 1
0
1
1
0 }Conmutación
Tabla 1.10. Tabla característica de un flip-flop tipo J-K con entradas de excitación
activas en alto

Tabla de excitación:
Qn Qn+1 J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
Tabla 1.11. Tabla de excitación de un flip-flop tipo J-K con entradas de excitación activas
en alto.
Ejemplo 6. La forma de onda J y K de la figura 1.24 se aplican a la entrada del biestable

síncrono de la figura 1.23. Suponiendo que inicialmente Q=0 se determinará la forma de onda
de salida Q.
CLK
En la figura anterior podemos observar que en el primer flanco de bajada de la señal de

reloj las entradas síncronas del flip-flop J-K se encuentran activadas, lo que hace que la salida
conmute, en el segundo flanco de bajada las dos entradas se encuentran inactivas por tanto el
flip-flop permanece en memoria hasta el siguiente flanco, en el tercer flanco se encuentra la
entrada J activa y la entrada K desactiva por lo tanto el biestable permanece en uno lógico en el
cuarto flanco ambas entrada J-K se encuentra activas por tanto su salida conmuta y en el
quinto flanco la señal activa es la K por lo que su salida entonces se va a cero lógico, es decir
un RESET.

El flip-flop J-K es utilizado como circuito electrónico capaz de dividir la frecuencia de
una señal de entrada entre dos. Este circuito se implementa colocando las entradas de
excitación del flip-flop J-K en modo de conmutación y colocando la señal de entrada del
circuito en la entrada CLK del flip-flop, entonces en la salida Q se obtendrá una señal cuya
frecuencia es la mitad de la señal de entrada como se indica en la figura 1.26.
CLK
Figura 1.26. El flip-flop J-K utilizado como circuito electrónico capaz de dividir la
frecuencia de una señal de entrada entre 2.
Ejercicio propuesto. Encontrar la tabla de excitación de un flip-flop con entradas de

excitación J-K activas en bajo
C.I comerciales
Entre otros tenemos 74XX73, 74XX76, 74109, 74XX112
1.4.2.3 Flip-flop tipo T
Es un biestable síncrono que dispone solo de una entrada de excitación T como se indica
en la figura 1.27. Para cada flanco de la señal de reloj si la entrada T se encuentra en cero
lógico la salida permanece en memoria pero si la entrada se encuentra en 1 lógico la salida
conmuta, en otro instante de tiempo de la señal de reloj el biestable queda en la condición de
memoria.
Simbología:
T Q
Clk Q
Figura 1.27 Simbología de flip-flop tipo T.

CLK T Qn Qn+1
0
0
0
1
0
1
} Memoria
1 0 1
1 1 0 } Conmutación
Tabla 1.12. Tabla característica de un flip-flop tipo T con entradas de excitación activas
en alto
Tabla de excitación: valor que debe tener la entrada T para obtener el estado futuro deseado
teniendo en cuenta su estado presente.
Qn Qn+1 T
0 0 0
0 1 1
1 0 1
1 1 0
Tabla 1.13. Tabla de excitación de un flip-flop tipo T con entradas de excitación activas en
alto

1.5. Entradas asíncronas:
Son entradas que algunos biestables síncronos disponen para colocar la salida del
biestable en el estado "1" o en el “0" lógico en cualquier instante de tiempo sin importar donde
se encuentra la señal de reloj y que estado tienen las entradas síncronas(excitación), es decir
tienen prioridad las asíncronas sobre las síncronas.. Las entradas pueden ser activas en alto ó en
bajo. Estas entradas reciben el nombre de Preset y Clear.
La entrada asíncrona Preset coloca en la salida un “1” lógico.
La entrada asíncrona Clear coloca en la salida un “0” lógico.
Simbología:
Preset
J Q
K
Clk Q
Clear
Figura 1.23 Simbología de un flip-flop J-K de flanco de bajada con entradas síncronas
(excitación) activa en alto y con las dos entradas asíncronas disponibles activas en bajo.
Ejemplo 6. La forma de onda de la figura 1.24 se aplican a la entrada del flip-flop de la

figura 1.23. Supóngase que inicialmente Q=0 y determine la forma de onda de Q.

Clk
Clear
Preset
1.6. Temporización de los flip-flop
En las hojas de características, el fabricante especifica los siguientes parámetros

temporales.
Tiempo de setup (t su). Tiempo mínimo que los niveles lógicos deben mantenerse
constantes en las entradas antes de que llegue el flanco activo de la señal de reloj.
Tiempo de hold (t h). Tiempo mínimo que los niveles lógicos deben mantenerse constantes
en las entradas después del flanco activo de la señal de reloj.
Tiempos de propagación. Tiempo que media desde el flanco activo de la señal de reloj o
de la entrada asíncrona correspondiente, hasta que se produce la salida efectiva del flip-flop.
Anchura de pulsos. Se define el tiempo mínimo que la señal de reloj Clk debe
permanecer en alto t wH, y, en bajo t wL. Además, para las entradas asíncronas, si las hay, se
define la anchura mínima del nivel activo.
Tiempos de transición (t t). Si las transiciones de la señal Clk de un nivel a otro son lentas,
el flip-flop puede dispararse erráticamente o incluso no dispararse. Los fabricantes no dan el

tiempo de transición mínimo de la señal de reloj para cada circuito integrado. Se suele
especificar éste como un requisito general para una familia lógica.
Frecuencia máxima de reloj (fmax). Máxima frecuencia de la señal de reloj Clk

(satisfaciendo t w y tt) a la que se puede disparar el biestable de forma fiable. En la siguiente
figura se muestran algunos de los parámetros temporales de un flip-flop tipo D. Se ha
sombreado la zona en la que no debe variar la entrada D para respetar los parámetros t su y th. El
flanco activo de la señal de reloj Clk es el flanco ascendente. Si no se respetan el tiempo de
setup o el de hold , el biestable puede entrar en estado metaestable. En la figura 1.25 se ilustra
el comportamiento temporal de un Flip-Flop.
TwH TwL
Clk
D
Metaestabilidad
TpLH TpHL Tsu Th
Figura 1.25. Comportamiento temporal de un flip-flop tipo D.
1.7. Implementaciones de biestables
En muchas ocasiones no contamos con el circuito integrado del biestable necesario para
una aplicación y por tal razón se hace necesario hacer implementaciones a partir de otros
biestables integrados disponibles. A continuación se explica el procedimiento para cada caso,
dependiendo del biestable que se dispone y del biestable que se requiere diseñar.
1.7.1. Implementación de latch
Para realizar la implementación de un biestable síncrono por nivel (latch) a partir de

otro biestable, se debe tomar en cuenta de que tipo de biestable se dispone para ser su
implementación: a) si se dispone de un biestable asíncrono ó b) si se dispone de otro latch

a) Si se dispone de un biestable asíncrono:
Para convertir un biestable asíncrono a uno síncrono disparado por nivel, se debe diseñar
un circuito lógico combinacional como se muestra en la figura 1.26.
Circuito lógico
combinacional
Asíncrono
Biestable
Entrdas de Entradas de
(CLC)
excitación Excitación del
biestable
asincrono
Q
Clk
Figura 1.26. Implementación de un latch a partir de un biestable asíncrono.
La idea básica para ser este tipo de implementación es colocar un circuito lógico
combinacional (CLC) en las entradas del biestable asíncrono con el fin de colocar una entrada
de reloj que gobierne en que instante de tiempo el biestable asíncrono debe realizar un SET, un
RESET ó quedarse en la condición de memoria. Es decir, este circuito lógico combinacional se
encarga de convertirlo en síncrono y de colocar los estados lógicos adecuados en las entradas
de excitación del biestable disponible para que se cumpla la tabla característica del latch
deseado. Por tanto las entradas al circuito deben ser: la señal de reloj, entrada de excitación
deseada y estado presente Qn, y sus salidas van a depender de entradas de excitación del
biestable que se tienen.
Los pasos a seguir de este diseño son:
1) Elaborar la tabla característica del latch deseado.
2) Elaborar la tabla de excitación del biestable asíncrono disponible
3) Elaborar la tabla de la verdad del circuito combinacional.
4) Elaborar los mapas de Karnaugh para encontrar las ecuaciones de las entradas de
excitación del biestable disponible.
5) Realizar el diseño.
b) Si se dispone de otro latch

La idea básica para ser este tipo de conversión es diseñar un circuito lógico
combinacional (CLC) como se indica en la figura 1,29, que se encargue de colocarle los
valores adecuados en las entradas de excitación al biestable disponible (latch) para que realice
o bien un SET, ó un RESET, o se quede en la condición de memoria, de acuerdo a lo
indicado por las entradas de excitación del latch requerido.
Dato almacenado (Qn)
Circuitológico
lombinacional
Entradas de Latch
(CLC)
Entradas de Excitación
Excitación del del latch disponible
latch requerido disponible
Q
CLK
. Latch requerido
Figura 1.29 Implementar un latch a partir de otro latch
Las entadas del CLC a diseñar deben ser las entradas externas ( entradas de excitación
deseada) y la salida Q, recuerde que el estado futuro Qn+1 de un circuito lógico secuencial
(como lo son los biestables) , depende del estado lógico de sus entradas externas y el estado
lógico presente en su salida Q. Para esta implementación no se requiere colocar la entrada de
reloj (CLK) al circuito combinacional, pues el biestable del cual se dispone ya es síncrono sólo
se requiere convertir sus entradas de excitación.
Los pasos a seguir para diseñar este circuito lógico combinacional son:
1) Elaborar la tabla característica del biestable deseado.
2) Elaborar la tabla de excitación del biestable disponible
Entradas al CLC:
 Entradas de excitación del biestable deseado..

 Estado presente Qn.

Salidas del CLC:
 Depende de las entradas de excitación del biestable que se disponga.
A continuación se dará un ejemplo para su mejor comprensión.
Ejmplo 8. Obtener un latch R-S activo por nivel alto y con entradas de excitación
activas en alto, a partir de de un latch tipo D activado por nivel alto.
1) Tabla característica del latch tipo RS activo por nivel alto (deseado): Como solo se
necesita realizar la conversión de sus entradas de excitación en la tabla no incluye la entrada
CLK.
R S Qn Qn+1
0 0 0 0
0 0 1 1 } memoria
0 1 0 1
0 1 1 1 } set
1 0 0 0
1 0 1 0 } reset
1
1
1
1
0
1
0
0 } Ambiguo( no se sabe el dato que
finalmente va ser almacenado)
Tabla 1.14. Tabla característica del latch R-S.
2) Elaborar la tabla de excitación del biestable disponible
La tabla de excitación del latch disponible, en este caso el tipo D, es la siguiente: en la

entrada D se debe colocar el estado futuro que se desea tener , es decir si se desea un estado
futuro (Qn+1) de cero lógico entonces en la entrada de excitación D se debe colocar un cero
lógico y si se desea un estado futuro (Qn+1) de uno lógico entonces en la entrada de excitación
D se debe colocar un uno lógico, así se obtiene la tabla 1.15,

Qn Qn+1 D
0 0 0
0 1 1
1 0 0
1 1 1
Tabla 1.15 Tabla de excitación del latch tipo D.
3) Elaborar la tabla de la verdad del circuito combinacional. El tercer paso es diseñar el

CLC que gobernara la entada de excitación del latch disponible.
Entradas: R, S y Qn, y
Salida: D (Entrada de excitación del latch disponible).
Analizando la primera fila de la tabla 1.14 : Si las entradas R y S se encuentran en cero

lógico, es decir en la condición de MEMORIA , entonces Qn+l debe ser igual a Qn, entonces
que valores deben estar saliendo del circuito combinacional hacia las entradas D del biestable
disponible para que se cumpla esta condición?. Buscando en la tabla 1.15 nos indica que D
debe ser cero lógico. siguiendo este procedimiento se obtienen los valores D para cada fila en
la tabla 1.16. El valor lógico de la salida en esta tabla no es más que el valor que se le debe
colocar a la entrada de excitación D para obtener el estado futuro Qn+1 (tabla 1.14).
Entradas (Entradas de Salida

excitación del latch deseado (Igual a la entrada
y estado presente) de excitación del
latch disponible)
R S Qn D
Memoria { 0
0
0
0
0
1
0
1
0 1 0 1
Set { 0 1 1 1
1 0 0 0
Reset { 1
1
0
1
1
0
0
0
Ambiguo { 1 1 1 0

Tabla 1.16. Tabla de la verdad del CLC a diseñar.
El cuarto paso es obtener el circuito lógico combinacional de entrada, que no es más que
encontrar la ecuación para la entrada D. Utilizando los mapas K tenemos:
RS
n 00 01 11 10
Q
0 0 1 0 0
1 1 1 0 0
La ecuación para la entrada D es:
D  RQ n  S
D  R (Q n  S )
D  R (Q n  S )
D  R  (Q n  S )
5) Diseño
R
D Q
S Clk Q
CLK
Figura. 1.30. Latch RS implementado a partir de un latch tipo D.
1.4.2. Implementación de un latch
Los latch se implementan a partir de biestables asíncronos. Para convertir un biestable

asíncrono a uno síncrono disparado por nivel (latch), se debe diseñar un circuito lógico
combinacional como se muestra en la figura 1.20.

Q
Circuito lógico
combinacional
Asíncrono
Biestable
Entradas de Entradas de
(CLC)
excitación Excitación del
externas biestable
asincrono
Q
Clk
Figura 1.20. Implementación de un latch a partir de un biestable asíncrono.
La idea básica para ser este tipo de implementación es colocar un circuito lógico
combinacional (CLC) en las entradas del biestable asíncrono con el fin de colocar una entrada
de reloj que gobierne en que instante de tiempo el biestable asíncrono debe realizar un SET, un
RESET ó quedarse en la condición de memoria. Este circuito lógico combinacional se encarga
de convertirlo en síncrono y de colocar los estados lógicos adecuados en las entradas de
excitación del biestable disponible (R-S) para que almacene el dato (Qn+l) de acuerdo a lo
indicado por las entradas de excitación externas y tomando en cuenta el estado lógico que se
encuentra en su salida (Qn) . Por tanto las entradas a este circuito lógico combinacional deben
ser: la señal de reloj, entrada de excitación externa y estado presente Q n, y sus salidas van a
depender de las entradas de excitación del biestable que se dispone.
Los pasos a seguir para realizar este diseño son:
1) Elaborar la tabla característica del latch deseado.
2) Elaborar la tabla de excitación del biestable asíncrono disponible

Ejemplo 5: Obtener el latch tipo D de la figura 1.21, a partir de un R-S asíncrono activo
en ALTO.
D Q
Clk Q
Figura 1.21. Latch tipo D.
El ejercicio se basa en diseñar, como se indica en la figura 1.22, un circuito lógico

combinacional cuyas salidas gobiernen las entradas de excitación del biestable asíncrono, Para
realizar este diseño se siguen los pasos indicados en la sección anterior.
Bie stable Asíncrono

Combinacional
Circuito lógico
R Q
D
S
Q
Clk
Figura 1.22. Diagrama de bloque para convertir un biestable asíncrono R y S en un latch

tipo D.
1) Tabla característica del latch tipo D activo por nivel alto (deseado): Mientras la
señal de reloj está en nivel bajo, el dispositivo a diseñar debe permanecer en memoria, es decir
la salida Qn+l toma el estado lógico de Qn y cuando la señal de reloj se encuentra en nivel alto
la salida Qn+l sigue a la entrada D. Ver la tabla 1.9 .

Clk D Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
Tabla 1.9. Tabla característica del latch tipo D activo por nivel alto.
2) Tabla de excitación del biestable asíncrono disponible: resultado obtenido.
Qn Qn+1 R S
0 0 X 0
0 1 0 1
1 0 1 0
1 1 0 X
Tabla 1.10 .Tabla de excitación de un biestable asíncrono R-S activo en alto.
3) Elaborar la tabla de verdad del circuito lógico combinacional:
Entradas: Clk, D, Qn ,
Salidas: R y S.
Utilizando la tabla 1.9 y la tabla de excitación del biestable R-S activo en ALTO se
construye la tabla 1.11, que no es más que la tabla de la verdad del CLC que se quiere diseñar.
El estado lógico de las salidas (R-S) del circuito combinacional dependerá de los estados
lógicos que se deben colocar en las entradas del biestable R-S asíncrono. Así por ejemplo,

analizando la primera fila de la tabla característica del latch deseado (tabla 1.9) : si el estado
presente (Qn) del latch es cero lógico y se quiere un estado futuro (Qn+ l) igual a cero lógico ¿
qué valores deben estar saliendo del circuito combinacional hacia las entradas R y S del
biestable disponible para que se cumpla esta condición? Buscando en la tabla 1.4 nos indica
que S debe ser cero lógico y R no importa el nivel lógico que tenga. Siguiendo este
procedimiento se obtienen los valores de R y S para cada fila en la tabla 1.9 .
Entradas Salidas
Señal de reloj Entrada de Estado Valor que deben estar en las
Excitación Presente entradas de excitación
(síncrono) (asíncrono)
n
Clk D Q R S
0 0 0 X 0
0 0 1 0 X
0 1 0 X 0
0 1 1 0 X
1 0 0 X 0
1 0 1 1 0
1 1 0 0 1
1 1 1 0 X
Tabla 1.11. Tabla de la verdad del CLC
4) Elaborar los mapas de Karnaugh: Ahora utilizando los mapas de Karnaugh se

encuentran las ecuaciones de excitación para R y S.
Ecuación para R:
Cl
k
Qn 00 01 11 10
D
0 X X 0 X
1 0 0 0 1
R  Clk * D
Ecuación para S:

Cl
k
00 01 11 10
D
Qn
0 0 0 1 0
1 X X X 0
S  Clk * D
5) Diseño del circuito:
D
R
Q
Q
S
Clk
Figura 1.23. Implementación de un latch tipo D a partir de un biestable asíncrono
1.7.2 Implementación de Flip-Flop
a) Si se dispone de un biestable asíncrono:
Una de las configuraciones que se tiene para implementar un flip-flop, se basa en un

biestable síncrono por nivel (latch) y un circuito detector de flanco colocado en la entrada de
reloj, este último circuito puede ser o bien un circuito para detectar cuando la señal de reloj
pasa de su nivel bajo a alto (detector de flanco de subida) ó bien cuando la señal de reloj pasa
de alto a bajo (detector de flanco de bajada). Para realizar la implementación de un biestable
síncrono por flanco (flip-flop) a partir de otro biestable, se debe tomar en cuenta de que tipo
de biestable se dispone para ser su implementación: a) si se dispone de un biestable asíncrono
b) si se dispone de un latch ó c) si se dispone de otro flip-flop.
Para su implementación primero se debe convertir el biestable asíncrono en un latch

(sección 1.7.2.1) y finalmente se debe colocar un detector de flanco como se ilustra en la

figura 1.31.
Biestable asíncrono
ccombinacional
Circuito lógico
Q
Entradas de
Excitación
del flip-flop
... Entradas de
Excitación
del B.A
Detector Clk
Clk
de flanco
Latch
Flip-flop
Figura 1.31. Implementación de flip.flop a partir de un biestable asíncrono.
Para la implementación se debe colocar un circuito detector de flanco en la entrada de

control ó de reloj del latch. La finalidad de este circuito es reducir el tiempo de habilitación del
latch, debe habilitarse por un tiempo muy pequeño durante la transición de la señal de reloj de
bajo a alto si se está diseñando un flip flop de flanco de subida ó durante la transición de la
señal de reloj de alto a bajo si se está diseñando un flip-flop de flanco de bajada.
Detectores de Flanco
Los detectores de flanco deben diseñarse de acuerdo al latch disponible, la idea es

habilitar el latch solo en el flanco de subida o de bajada de la señal de reloj Estos diseños se
basan en colocar un retardo mediante un inversor a la señal de reloj y luego pasar ambas
señales Clk y Clk por la compuerta adecuada dependiendo del latch disponible. En la figura
1.32 se observa la salida de los detectores de flanco de subida cuando se dispone en el primer
caso de un latch activo en alto y en el segundo caso de un latch activo en bajo.
 Detectores de flanco de subida:

Clk
Clk
Latch
activo en alto
Latch
activo en bajo
Figura 1.32. Salida de un circuito detector de flanco de subida.
Debido al retardo del inversor, como se observa en la figura 1.32, inmediatamente

después de la transición de la señal de reloj de bajo a alto, hay un instante de tiempo que ambas
señales (𝐶𝑙𝑘 y Clk ) se encuentra en el estado lógico uno, y dependiendo del latch que se
dispone se coloca una compuerta AND ó una compuerta NAND para obtener un pulso en alto
o en bajo respectivamente, con una duración de tiempo equivalente al tiempo de propagación
del circuito inversor, como el tiempo que el latch permanece habilitado es muy corto y cerca de
la transición de bajo a alto se dice que el biestable es disparado por flanco de subida. Los
circuitos detectores de flanco de subida se muestran en la figura 1.33
Se dispone de un latch activo en alto: Se dispone de un latch activo en bajo:

Clk Clk
Figura 1.33. Detectores de flanco de subida.
 Detectores de flanco de bajada:

Clk
Clk
Latch
activo en alto
Latch
activo en bajo
Figura 1.34. Salida de un circuito detector de flanco de bajada.
Debido al retardo del inversor, como se observa en la figura 1.34, inmediatamente

después de la transición de la señal de reloj de alto a bajo, hay un instante de tiempo que ambas
señales (𝐶𝑙𝑘 y Clk ) se encuentra en el estado lógico cero, y dependiendo del latch que se
dispone se coloca una compuerta OR ó una compuerta NOR para obtener un pulso en bajo o
en alto respectivamente, con una duración de tiempo equivalente al tiempo de propagación del
circuito inversor. Como el tiempo que el latch permanece habilitado es muy corto y cerca de la
transición de alto a bajo se dice que el biestable es disparado por flanco de bajada. Los circuitos
detectores de flanco de bajada se muestran en la figura 1.35.
Se dispone de un latch activo en alto: Se dispone de un latch activo en bajo:
Clk Clk
Figura 1.35. Detectores de flanco de bajada.
Ejemplo 9: Implementar un flip-flop tipo D disparado con flanco de subida, utilizando

un R-S activo en ALTO.
Simbología:
D Q
Clk Q
Figura 1.36. Simbología de un flip-flop tipo D.

Implementación:
Biestable Asincrono
Circuito Lógico
Combinacional
S Q
D
R
Detector de Q
Clk
flanco
Figura. 1.37. Implementación de un flip-flop tipo D a partir de un biestable asíncrono R-S.
Es decir, se debe diseñar un circuito lógico combinacional donde las entradas sean: D, la
señal de reloj (Clk) y Q n, y sus salidas sean las señales que van a las entradas de excitación del
biestable R-S. Sin embargo gran parte del problema ya fue resuelto en el ejercicio 7 cuando se
diseñó el latch tipo D, lo que resta es colocarle un detector de flanco de subida que produzca un
pulso en alto de corta duración, que activa el latch disponible. El detector seleccionado es el
que tiene la compuerta AND ya que se desea que el flip-flop sea disparado por flanco de
subida y se dispone de un latch activado por nivel alto. Diseño del circuito:
D R
Q
Q
S
Clk
Latch
Figura. 1.38. Implementación de un Flip.Flop tipo D a partir de un R.S asíncrono.
Ejemplo 10: Implementar un flip-flop J-K cuyas entradas de excitación sean activas en
alto y disparado por flanco de bajada utilizando un R-S asíncrono con entradas de excitación
activas en BAJO
Simbología:

J Q
K
Clk Q
Figura 1.39. Simbología de un flip-flop tipo J-K.
Implementación de un flip-flop J-K a partir de un biestable asíncrono.
Combinacional
Circuito Lógico
R
Asíncrono
Q
Bie stable
J
K
S
Detector de Q
Clk
Flanco de bajada
Figura 1.40. Implementación de un flip-flop J-K a partir de un biestables R-S asíncrono.
Es decir, el circuito lógico combinacional tiene como entradas J, K, Clk, y Qn y como

salidas R y S, que no son más que las entradas de excitación del biestable asíncrono
disponible.
1) Se elabora la tabla característica de un latch J-K, para luego convertirlo en flip-flop
Clk J K Qn Qn+1
0 0 0 0 0
0 0 0 1 1
0 0 1 0 0
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 0
0 1 1 1 1
1 0 0 0 0
1 0 0 1 1
1 0 1 0 0

1 0 1 1 0
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
Tabla 1.17. Tabla característica de un latch J-K.
2) Para hacer este diseño de este biestable se debe saber cuál es la tabla de excitación
del biestable de compuertas NAND activo en BAJO. (Tabla 1.6)
Qn Qn+1 R S
0 0 X 1
0 1 1 0
1 0 0 1
1 1 1 X
3) Tabla de la verdad del circuito combinacional: haciendo uso de la tabla de excitación

anterior tenemos los valores que se deben colocar en el entradas R y S para obtener el estado
futuro Qn+1 de la tabla 1.17.
Entradas Salidas
Señal de Entrada de Excitación Estado Valor que deben estar
reloj (síncrono) Presente en las entradas de
excitación(asíncrono)
Clk J K Qn R S
0 0 0 0 X 1
0 0 0 1 1 X
0 0 1 0 X 1
0 0 1 1 1 X

0 1 0 0 X 1
0 1 0 1 1 X
0 1 1 0 X 1
0 1 1 1 1 X
1 0 0 0 X 1
1 0 0 1 1 X
1 0 1 0 X 1
1 0 1 1 0 1
1 1 0 0 1 0
1 1 0 1 1 X
1 1 1 0 1 0
1 1 1 1 0 1
Tabla 1.18. Tabla de la verdad del CLC
4) Ahora utilizando los mapas de Karnaugh se encuentran las ecuaciones para el biestable
R-S.
Ecuación para R:
Cl Qn
k
00 01 11 10
K
00 X X 1 X
01 1 1 1 1
11 1 1 0 0
10 X X 1 X
R  Clk  K  Q n  Clk  K  Q n
R  Clk * K * Q n
Ecuación para S:

Cl Q
k n
00 01 11 10
K
J
00 1 1 0 1
01 X X X X
11 X X 1 1
10 1 1 0 1
S  Clk  J  Q n  Clk  J  Q n
S  Clk * J * Q n
5) Luego para convertirlo en un flip-flop disparado por flanco de bajada, en la señal Clk
se coloca el detector implementado con la compuerta NOR y el inversor. Este detector genera
un pulso positivo puesto que el latch diseñado es activo en alto y lo hace cuando la señal de
reloj externa hace la transición desde un nivel lógico uno al cero, es decir lo genera en el flanco
de bajada de la señal de reloj externa.
Diseño del circuito:
R
J Q
K
Clk Q
S
Figura 1.39. Implementación de Flip.Flop J-K a partir de biestables R-S asíncronos.
b) a partir de latch.
Para la implementación se debe colocar un circuito detector de flanco en la entrada de

control ó de reloj del latch. La finalidad de este circuito es reducir el tiempo de habilitación del
latch, debe habilitarse por un tiempo muy pequeño durante la transición de la señal de reloj de
bajo a alto si se está diseñando un flip flop de flanco de subida ó durante la transición de la
señal de reloj de alto a bajo si se está diseñando un flip-flop de flanco de bajada. Si la entrada
de excitación del flip flop no es la misma que la entrada de excitación de latch disponible se
debe colocar el circuito combinacional mostrado en la figura 1.40. Si la entrada de excitación
del disponible y el requerido son del mismo tipo no se coloca este circuito al latch solo requiere
del circuito detector de flanco.

Circuito Lógico
Combinacional
Entradas de Q
Excitación del ... Entradas
(CLC)
flip-flop de
Latch
Excitación
del latch
Q
Clk Detector de Clk

flanco
Figura 1.40 Implementación de un flip-flop a partir de un latch.
Ejempo 10. Obtener un Flip-Flop tipo D activo por flanco de subida a partir del
Latch 74XX75.
Para obtener este flip-flop a partir del Latch 74XX75 (activo por nivel alto), solo se
debe colocar en su entrada de reloj el circuito detector de flanco de subida adecuado. El Flip-
Flop implementado se muestra en la figura 1.41.
D
D Q
Clk
Clk Q
74XX75
Figura 1.41. Implementación de un flip.flop tipo D a partir de un latch tipo D.
Ejercicio propuesto:
 Implementar un flip-flop tipo J K a partir de un latch tipo D
1.7.3. Implementación de las entradas asíncronas
Las entradas asíncronas operan independientemente de la señal de reloj, de allí que se le

denominan asíncronas, se utilizan para almacenar en el biestable síncrono el estado "1" o el
estado “0" en cualquier instante de tiempo sin importar las condiciones presentes en las otras
entradas síncronas ó de excitación.

Podemos implementar las entradas asíncronas solo si el diseño parte de un biestable
asíncrono, ya que si se dispone de un biestable síncrono no podemos adicionarle estás entradas
asíncronas a menos que dicho biestable primero sea convertido a un biestable asíncrono.
Para su implementación debemos:
 Encontrar las ecuaciones que convierten el biestable asíncrono en uno síncrono. En

la figura 1.42 el circuito lógico combinacional 1
 Diseñar un circuito lógico combinacional para establecer la prioridad de las entradas
asíncronas sobre las síncronas. En la figura 1.42 el circuito lógico combinacional 2.
Preset
Entrada Asíncrona
Biestable Asincrono
Combinacional (1)
Combinacional (2)
Circuito Lógico
Circuito Lógico
Q
Entradas
de ... ... ..
excitación
Entradas
Entradas Q
de
de
excitación
Excitación
sincronas
Detector Clk del
Clk del tipo de
de flanco Biestable
entrada de
Asíncrono
excitación
del Entrada Asíncrona
biestable
asíncrono Clear
Figura 1.42. Implementación de biestables síncronos con entradas asíncronas a partir de

biestables asíncronos.
Ejercicio 12. Implementar un flip-flop tipo D con las siguientes características
 disparado por flanco de bajada

 con entrada asíncronas activas en bajo,
 a partir de un R_S activo en bajo.
Flip-flop requerido

P
D Q
Clk Q
Biestable disponible:
R Q
S Q
Implementación.
Preset
Biestable Asincrono
Combinacional (1)
Combinacional (2)
Q
Circuito Lógico
Circuito Lógico
S` S
.
D
R` R
Q
Detector Clk
Clk de flanco
Clear
Figura 1.47. Implementación de un Flip.Flop tipo D con entradas asíncronas a partir de

biestables asíncronos R-S activo en bajo.
Diseño del circuito lógico combinacional (1).
Este circuito convierte un biestable asíncrono R-S en uno síncrono tipo D, las salidas de
este bloque son llamadas en este caso S`y R`.

Señal de Entrada de Estado Valor que deben estar en
reloj Excitación Presente las entradas de
(síncrono) excitación(asíncrono)
Clk D Qn R` S`
0 0 0 X 1
memoria { 0
0
0
0
1
1
1
0
1
X
1
1
X
1
X
1 0 0 X 1
Reset { 1 0 1 0 1
1 1 0 1 0
Set { 1 1 1 1 X
Tabla 1.21.
Ahora utilizando los mapas de Karnaugh se encuentran las ecuaciones de excitación

para R y S.
Ecuación para R`:

Cl
k
Qn 00 01 11 10
D
0 X X 1 X
1 1 1 1 0
R` Clk  D
Ecuación para S`:

Cl
k
00 01 11 10
D
Qn
0 1 1 0 1
1 X X X 1
S ` Clk  D

Estas salidas no van directamente a las entradas del biestable asíncrono, deben ir como
entradas al circuito lógico combinacional (2) el cual establece la prioridad de las entradas
asíncronas Preset y Clear sobre las entradas sincronas R` y S`.
Diseño del circuito lógico combinacional (2).
El objetivo de este circuito es establecer que las entradas asíncronas predominen sobre
las síncronas, recuerde que las entradas sincronas son las entradas que dependen de la señal de
reloj y para nuestro caso son llamadas R` y S`. La salida de este circuito lógico combinacional
(2) manejan las entradas del biestable asíncrono R y S
Para elaborar la tabla 1.22 se considera que la entrada asíncrona Preset (P) predomine
sobre la entrada asíncrona Clear(C). De acuerdo a esto se tiene:
 Si la entrada asíncrona de Preset (P) se encuentra activada sin importar el estado

en la entrada asíncrona Clear (C) en la entrada del biestable asíncrono debería estar la
condición de SET.
 Si la entrada asíncrona de Preset (P) se encuentra desactivada y la entrada
asíncrona Clear (C) activada en la entrada del biestable asíncrono debería estar la condición de
RESET.
 Si la entrada asíncrona de Preset (P) y la entrada asíncrona Clear (C) se
encuentra desactivada en la entrada del biestable asíncrono se bebería tener los estados que se
encuentran en R`y S`.
P C R` S` R S
0 0 0 0 1 0
0 0 0 1 1 0
0 0 1 0 1 0
0 0 1 1 1 0
0 1 0 0 1 0
0 1 0 1 1 0
0 1 1 0 1 0
0 1 1 1 1 0
1 0 0 0 0 1
1 0 0 1 0 1
1 0 1 0 0 1

1 0 1 1 0 1
1 1 0 0 0 0
1 1 0 1 0 1
1 1 1 0 1 0
1 1 1 1 1 1
Tabla 1.22.
A partir de la tabla encontramos las ecuaciones para R y S para hacer el diseño del
circuito combinacional 2.
Ecuación para R:
PC `
00 01 11 10
R`
S
00 1 1 0 0
01 1 1 0 0
11 1 1 1 0
10 1 1 1 0
R  P  CR`
Ecuación para S:
PC `
00 01 11 10
R`
S
00 0 0 0 1
01 0 0 1 1
11 0 0 1 1
10 0 0 0 1
S  P * C  P * S`
S  P(C  S `)
Luego en la señal Clk se coloca el detector de flanco de bajada que genere un pulso
positivo (El latch diseñado es activo en alto), es decir el implementado con la compuerta NOR
y el inversor.

Diseño del circuito
S` S Q
D
Q
R
R`
CLC1 BA
Clk
DF CLC2
Flip-Flop tipo D
C
Figura 1.48. Implementación de un flip-flop tipo D con entradas asíncronas a partir de biestables
asíncronos R-S activo en bajo.
C.I comerciales de flip-flop
74xx73, 74xx76, 74xx112 (J-K)
74XX75, (74XX373 D
1.8. Flip-flop Maestro-Esclavo
Existen dos tipos de implementaciones para los flip-flop, una de ella es la implementada
con un latch y un detector de flanco, estudiada en la sección 1.7.1.3 y la otra implementación
basada en la utilización de dos latch uno trabajando como maestro y el otro como esclavo, para
este tipo de implementación las salidas del maestro se deben conectar a las entradas de
excitación del esclavo y mientras uno este habilitado el otro debe estar deshabilitado. En la
figura 1.49 se puede observar la implementación de un flip-flop S_R Maestro-Esclavo.
Maestro Esclavo
S Q S Q
Entradas de
excitación Q
R R Q
CLK CLK
Clk

Figura 1.49. Implementación de biestables síncronos del tipo maestro-esclavo.
Las entradas de excitación del flip-flop maestro-esclavo son las entradas de excitación del
latch maestro y la salida del flip-flop maestro esclavo son las salida del latch esclavo. El
almacenamiento de un BIT para este tipo de flip-flop ocurre utilizando los 2 niveles de la señal
de reloj.
Mientras el latch maestro este habilitado con un determinado nivel de la señal de reloj,
las entradas de excitación pudieran estar originando cambios a la salida de latch maestro, pero
como el latch esclavo se encuentra deshabilitado cualquier cambio en sus entradas de
excitación producto de los cambio en la salida del maestro no afecta la salida del flip-flop.
Para el otro nivel de la señal de reloj el maestro se deshabilita quedando un dato

almacenado en ese momento en el maestro y no importa que cambio ocurran en su entradas de
excitación este dato no se modifica puesto que el latch maestro esta deshabilitado, para este
mismo instante se habilita el latch esclavo y es finalmente en este otro nivel de la señal de reloj
cuando se almacena el BIT deseado.
El flip-flop maestro esclavo puede ser sustituido por un flip-flop de flanco de bajada
siempre y cuando las entradas de excitación no varíen de estado mientras el maestro se
encuentre habilitado.
Ejemplo 13. Aplicar la forma de onda S M y RM de la figura 1.50 a las entradas de el

Flip-Flop R-S maestro esclavo de la figura 1.50. Si inicialmente Q=0 se determina la forma de
onda de Q.

Clk
SM
Entradas del
Flip flop
Maestro-
Escavo
RM
QM= SE
QM= RE
Salida del
Flip flop
Maestro-
Escavo
Figura 1.50. Comportamiento de un flip-flop maestro-esclavo.
Ejemplo 14. Aplicar la forma de onda S y R de la figura anterior a las entradas de un flip-
flop R-S disparado por flanco de bajada. Suponga que inicialmente Q=0 y determine la forma
de onda de Q.
Clk
S
Entradas del
Flip flop
Flanco de
bajada
R
Salida del Flip Q

flop Flanco de
bajada
Figura 1.51. Comportamiento de un flip-flop disparado por flanco de bajada

Como puede observarse la salida del flip-flop disparado por flanco de bajada es igual a la
salida del flip-flop maestro-esclavo del ejercicio anterior. Por lo cual se demuestra que un Flip-
Flop maestro-esclavo puede ser sustituido por un flip-flop disparado por flanco de bajada
siempre y cuando se garantice que las entradas de excitación no varían durante el nivel para el
cual se encuentre habilitado el maestro. Veamos este caso en el siguiente ejercicio.
Ejemplo 15. Aplicar la forma de onda S M y RM de la figura 1.52 a las entradas de el

flip-flop R-S maestro esclavo de la figura 1.49. Suponga que inicialmente Q=0 y determine la
forma de onda de Q.
Clk
SM
Entradas del
Flip flop
Maestro-
Escavo
RM
QM= SE
QM= RE
Salida del
Flip flop
Maestro-
Escavo
Figura. 1.52. Comportamiento de un flip-flop maestro-esclavo.
Ejemplo 16. Aplicar la forma de onda S y R de la figura anterior a las entradas de un

flip-flop R-S disparado por flanco de bajada. Suponga que inicialmente Q=0 y determine la
forma de onda de Q.

Clk
S
Entradas del
Flip flop
Flanco de
bajada
R
Salida del Flip

Flop Flanco de Q
bajada
Figura 1.53. Comportamiento de un flip-flop disparado por flanco de bajada.
Como se puede observar en la figura 1.52 y 1.53 las señales de excitación R y S son
iguales pero la salida del flip-flop disparado por flanco de bajada es diferente a la salida del
flip-flop maestro-esclavo. Esto se debe a que el flip-flop maestro-esclavo esta implementado
con latch y mientras el latch maestro se encuentra habilitado, cualquier cambio en las entradas
de excitación este lo detecta, mientras que el flip-flop lo hace solo en los flanco, de esto se
concluye que un flip-flop maestro-esclavo no puede ser sustituido por un flip-flop disparado
por flanco de bajada si alguna de las entradas de excitación varía durante el nivel para el cual
se encuentre habilitado el maestro.
1.9. Obtener un tipo de flip-flop maestro-esclavo a partir de un flip-flop maestro-esclavo

R-S.
Como se indica en la figura 1.54 para convertir un flip-flop maestro-esclavo R-S a otro
se procede en forma similar a lo que se hizo utilizando flip-flop disparados por flanco, es decir
se debe colocar un circuito lógico combinacional de entrada al flip-flop maestro-esclavo R-S,
con el fin de convertir las entradas disponibles en las entradas requeridas. Las entradas a este

circuito van a ser las entradas externas más la salida del flip-flop maestro esclavo, (salida del
latch esclavo).
Maestro-Esclavo
Combinacional
Circuito lógico
S Q
Flip-Flop
Entradas de
excitación R
Q
Clk
Figura 1.54. Implementación flip-flop maestro-esclavo tipo J-K a partir de un flip-flop

maestro-esclavo R-S.
1.10. Ejercicios de repaso

1.-Diseñe un flip-flop J-K disparado por flanco positivo con entradas de excitación activas en
bajo a partir de un biestable síncrono tipo D activo en alto, el flip-flop debe tener entradas
asíncronas de Preset-Clear activas en bajo.
2.- Implemente un J_K maestro y esclavo y explique su funcionamiento.
3.- Si se dispone del siguiente biestable asíncrono

X Y Q(n+1)
0 0 Memoria
0 1 Set
1 0 Reset
1 1 Memoria
a) Encuentre la tabla de excitación del biestable
b) Diseñe un biestable síncrono (Maestro_esclavo) J_K utilizando el biestable X_Y anterior .
c) Utilizando el biestable X_Y diseñe un flip_flop tipo T disparado por flanco negativo y
entradas asíncronas activas en bajos.
4. Diseñe un circuito que tiene dos modo de funcionamiento M=0: Latch tipo D y con M=1:
Flip-Flop tipo D. A partir de un C.I 74279
5.- Diseñe un flip-flop tipo D disparado con flanco de bajada y con entradas asíncronas en bajo.
Utilice como elemento básico el diseño basado en compuertas Nor.

6.- Defina y clasifique en detalle circuito secuencial y biestables.
7.- Realice el diseño de un circuito que mediante dos señales de control tiene diferente modo de
funcionamiento. Realice la implementación de este circuito utilizando solo un 74279
X Y I0 I1
0 0 R S asíncrono activo en alto
0 1 J- K activo en alto disparado por flanco negativo
1 0 D - disparado por nivel alto
1 1 D - disparado por flanco positivo
8.- Diseñe un biestable JK a partir de un 74xx373 con las siguientes características:

a.- entradas activas en bajo
b.- entradas asíncronas de PRESET y CLEAR activas en alto
c.- disparado por flanco negativo.
9.-Para cada uno de los circuitos de la figura, justifique si es valido como biestable para realizar
cualquier circuito secuencial. Es decir, que estos elementos deben tener la posibilidad de
realizar cualquier tipo de transición: 00, 01, 11, 10.
A A A
Q Q Q
B B B
10.- Analice el circuito de la figura y obtenga las ecuaciones de excitación de los biestables y la
ecuación de salida (Z).

11.- Para el circuito de la figura se pide:
 Encuentre las ecuaciones de excitación y de salida.
 Indicar como puede sustituir los biestables D y JK por biestables PM sin tener que
rediseñar el circuito.

Tema I Biestables

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Biestables

El dispositivo electrónico fundamental para guardar información es el biestables. El

A continuación se hará un estudio detallado de los diferentes tipos de biestables.

El biestable es un circuito lógico secuencial capaz de almacenar un BIT, es un

Partiendo de que un biestable es un circuito lógico secuencial (CLS) entonces el estado

Prof: Zulay Franco 1

El biestable más sencillo de implementar, se muestra en la figura 1.1. Dispone de una

Figura. 1.1. Biestable

El problema que presenta el circuito de la figura 1.1 es no disponer de señales de

En la figura 1.2 se presenta la simbología de un biestable, dispone de unas entradas

Figura 1.2. Símbolo de un biestable.

1.2.1 Clasificación de los biestables

Los biestable se pueden clasificar en:

Prof: Zulay Franco 2

Si el biestable no dispone de la entrada de control ó reloj el biestable es asíncrono, en

La simbología de los flip-flop se diferencia de la simbología utilizada para los latch en la

Entradas . Q Entradas . Q Entradas . Q

Clk Nivel Bajo

Figura 1.4. Ejemplo de señal de reloj (Clk)

b) Los biestables también se puede clasificar según el tipo de entradas de

Prof: Zulay Franco 3

En la figura 1.5 se presenta diferentes simbologías: biestable asíncrono y biestables

Una forma útil de representar el comportamiento de un biestable es mediante su tabla de

La tabla de la verdad ó característica: En ella se expresa el estado futuro Qn+1 que se

 una combinación para realizar SET,

1.3 Biestables asíncrono R-S

Posee dos entradas de excitación R y S, que significan RESET y SET respectivamente.

Prof: Zulay Franco 4

En este tipo de biestable si ambas entradas se encuentran desactivadas el biestable retiene

Si se activa la entrada S y la entrada R se encuentra desactivada el biestable lleva su

Si se activa la entrada R y la entrada S se encuentra desactivada el biestable lleva su

Si ambas entrada R y S se activan al mismo tiempo el biestable lleva su salida a un

Prof: Zulay Franco 5

Prof: Zulay Franco 6

Figura 1.7. Montaje de un biestable asíncrono R-S activo en alto.

1.3.1 Implementación del biestable asíncrono R-S activo en alto

Figura 1.8. Implementación del biestable asíncrono R-S activo en alto.

Prof: Zulay Franco 7

Tabla 1.3 .Tabla característica del circuito de la figura 1.7.

 Ecuación del estado Futuro

De la tabla 1.3 y y haciendo uso de mapas de Karnaugh, se puede obtener la ecuación

Prof: Zulay Franco 8

Se puede observar que la ecuación del estado futuro representa el circuito

Tabla 1.4 .Tabla de excitación de un biestable asíncrono R-S activo en alto.

Ejemplo 1. En la figura 1.10 se muestra el diagrama de tiempo de las señales aplicadas

Prof: Zulay Franco 9

Figura 1.10. Ejemplo 1.

1.3.2 Implementación del biestable asíncrono R-S activo en bajo

Para implementar un biestable R_S activo en bajo se utilizan compuertas NAND en la

Figura 1.11. Implementación de un biestable asíncrono R-S activo en bajo.

Prof: Zulay Franco 10

Tabla 1.5. Tabla característica del circuito de la figura 1.11.

 Ecuación del estado futuro.

Prof: Zulay Franco 11

 Tabla de excitación (Seguir los pasos de la sección 1.3.1)

1.3.3 Circuito integrado comercial

Prof: Zulay Franco 12

Se puede observar en la figura 1.13 que al llevar el interruptor de la posición 2 a la

Figura 1.13. Ejemplo 2.

Al colocar un biestable R-S en la configuración que se presenta en la figura 1.14, se

Prof: Zulay Franco 13

Figura 1.14. Circuito antirrobote basado en un biestable asíncrono R-S.

1.4 Biestables síncrono