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E0 D0
E1 BLOQUE2 D1
BLOQUE3
E2 D2
E3 D3
BLOQUE1
I0 I1 I2 I3
E0 D0
E1 D1
MUX 4X1 DMUX 4X1
E2 D2
E3 D3
I0
I1 CODER 4X2
I2
I3
b) Tabla de Funcionamiento de cada dispositivo del sistema
BLOQUE1
I3 I2 I1 I0 P1 P0
0 0 0 1 0 0
0 0 1 0 0 1
0 1 0 0 1 0
1 0 0 0 1 1
BLOQUE2
S1 S2 MUX
0 0 D0 E0
0 1 D1 E1
1 0 D2 E2
1 1 D3 E3
BLOQUE3
S1 S0 D3 D2 D1 D0
0 0 0 0 0 E0
0 1 0 0 E1 0
1 0 0 E2 0 0
1 1 E3 0 0 0
PROBLEMA 2
Se quiere:
E0
E1 M
E2
m
E3
Entonces:
M0
E0
Bloque 1 Bloque 3 M
E1
m0
M1
E2
Bloque 2 Bloque 4
m
E3 m1
BLOQUE 1
E0 > E1
E0 Comp
E0 < E1
E1 2 bits
E0 1
M0
E1 0
E0 1
m0
E1 0
Igualmente para el BLOQUE 2
E2 > E3
E2
Comp
2 bits E2 < E3
E3
E2 1
M1
E3 0
E2 1
m1
E3 0
BLOQUE 3
M0 > M1
M0
Comp
M1 2 bits
M0 1
M
M1 0
BLOQUE 4
m0 < m1
m0
Comp
m1 2 bits
m0 1
m
m1 0
b) Tabla de Funcionamiento de cada dispositivo del sistema
BLOQUE 1
BLOQUE 2
BLOQUE 3
BLOQUE 4
m1 m0 <
0 1 0 1
1 0 1 0
PROBLEMA 3
a. En base a Decoders
Solución
Diagrama de bloques:
x
y S/R
z
K/B
P
P x y z S/R K/B
0 0 0 0 0 0
0 0 0 1 1 0
yz
0 0 1 0 1 0
0 0 1 1 0 1
0 1 0 0 1 0
0 1 0 1 0 1
0 1 1 0 0 1 y+z
0 1 1 1 1 1
1 0 0 0 0 0
1 0 0 1 1 1
1 0 1 0 1 1 y+z
1 0 1 1 0 1
1 1 0 0 1 0
1 1 0 1 0 0
1 1 1 0 0 0 yz
1 1 1 1 1 1
Finalmente:
D0
D1
D2
x
D3
D4
D5 S/R
y
DEC D6
D7
4 X 16 D8
z
D9
D10 K/B
D11
P
D12
D13
D14
D15
Prueba :
Pxyz
0111
D7
3.b Diseñar un sistema digital de tipo sumador/restador en base a Mux:
SOLUCIÓN
a) Diagrama de bloques
𝑃 = 0, 𝑠𝑢𝑚𝑎𝑑𝑜𝑟
𝑃 = 1, 𝑟𝑒𝑠𝑡𝑎𝑑𝑜𝑟
TABLA DE VERDAD
Sumador/restador y Carry/Borrow
P X Y Z S/R K/B
DATO 0 0 0 0 0 0
I0 0 0 0 1 1 0
I1 0 0 1 0 1 0
I2 0 0 1 1 0 1
I3 0 1 0 0 1 0
I4 0 1 0 1 0 1
I5 0 1 1 0 0 1
I6 0 1 1 1 1 1
I7 1 0 0 0 0 0
I8 1 0 0 1 1 1
I9 1 0 1 0 1 1
I10 1 0 1 1 0 1
I11 1 1 0 0 1 0
I12 1 1 0 1 0 0
I13 1 1 1 0 0 0
I14 1 1 1 1 1 1
I15
Para diseñarlo en base a multiplexor
TABLA DE VERDAD
P X Y Z DATO
0 0 0 0 I0
0 0 0 1 I1
0 0 1 0 I2
0 0 1 1 I3
0 1 0 0 I4
0 1 0 1 I5
0 1 1 0 I6
0 1 1 1 I7
1 0 0 0 I8
1 0 0 1 I9
1 0 1 0 I10
1 0 1 1 I11
1 1 0 0 I12
1 1 0 1 I13
1 1 1 0 I14
1 1 1 1 I15
CIRCUITO LÓGICO ELÉCTRICO
SIMULACIÓN
Para PXYZ:1011
Suma = 012
V2
5V SR_1 KB_1
V1
5V U1
U2
D0 Y
D1 D0 Y
D2 ~W D1
D3 D2 ~W
D4 D3
D5 D4
D6 SR_0 D5 KB_0
D7 D6
S1 D8 D7
D9 D8
D10 D9
D11 D10
D12 D11
D13 D12
D14 D13
D15 D14
D15
A
B A
C B
D C
D
~G
~G
MUX_16TO1
MUX_16TO1