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A B C DESBORDE RESTA
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 1 0
1 0 0 0 1
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
CB CB
00 01 11 10 00 01 11 10
A A
0 1 1 1 0 1 1
1 1 1 1 1
DESBORDE = 𝐴̅B + 𝐴̅C + BC RESTA = 𝐴̅𝐵̅𝐶 + 𝐴̅𝐵𝐶̅ + 𝐴𝐵𝐶 + 𝐴𝐵̅𝐶̅
DESBORDE = 𝐴̅(𝐵 + 𝐶) + 𝐵𝐶 RESTA = A ⊕ B ⊕ C
4. Diseñar la función dada usando el estilo CMOS dinámico. Use el DT(*) dado.
X1 X2 X3 X4 F
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 0
1 0 0 0 1
1 0 0 1 1
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0
Para diseñar esta función lógica añadiremos una señal de RELOJ que dividirá el ciclo de operación
de la función en dos fases:
Como vemos, cada que la señal de RELOJ esté en cerológico, la señal de salida será unológico.
Caso contrario, la señal de salida tomará el valor evaluado de las entradas con respecto a la
función lógica.
Del gráfico anterior tenemos que el retardo máximo es 𝑇𝑝𝑚á𝑥 = 28𝑝𝑠, por lo tanto:
X1 X2 F
0 0 0
0 1 1
1 0 1
1 1 0
Como se puede ver en la tabla, la salida F se conecta a tierra cuando ambas entradas (X1 y X2) son
iguales. Como se debe cumplir que ambas entradas deben ser iguales, se conectan en serie los
transistores nMOS. Además serán dos ramas, una para cuando sean las entradas igual a 1 y otra
para cuando sean iguales a 0.
En este LAYOUT tenemos los 2 cmos tipo P y 2 cmos tipo N conectados a la señal Reloj. La
conexión en cascada está siendo tomada por la conexión Metal 1 en la parte superior.
De la simulación obtendremos el siguiente gráfico de tiempos obtenido según el DT(*) dado:
Del gráfico anterior tenemos que el retardo máximo es 𝑇𝑝𝑚á𝑥 = 100𝑝𝑠, por lo tanto:
Del gráfico anterior tenemos que el retardo máximo es 𝑇𝑝𝑚á𝑥 = 43𝑝𝑠, por lo tanto:
𝑂𝑈𝑇 = 𝐴̅(𝐵̅ + 𝐶̅ ∗ 𝐷
̅)
𝐎𝐔𝐓 = 𝐀. 𝐁 + 𝐀. 𝐂. 𝐃
Su tabla de funcionamiento será:
A B C D OUT
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0
PREGUNTAS OBLIGATORIAS
9. En el circuito de la figura y la tabla se define una lógica ternaria (tres niveles de voltaje): GND
(DATA0), Vdd/2 (NULL), Vdd (DATA1).
El voltaje ternario en la entrada (in), es codificada en DOS bits mediante los circuitos Detec0 y
Detec1. A partir del cual se puede implementar puertas lógicas que tendrán DOS salidas
representando el equivalente en lógica ternaria dada la tabla.
Hacer el layout correspondiente en la tecnología L=0.25 micras, considerar para los transistores
MOS con las dimensiones W/L adecuadas (no mínimas necesariamente). Verificar su
funcionamiento mediante la simulación. Vdd puede ser 5V o 2.5V.
La lógica ternaria para la puerta AND es la siguiente:
(Ain)
Ain Bin AND
(Bin)
DATA0 X DATA0
X DATA0 DATA0
Para la implementación del circuito primero se procederá con los detectores, uno para la entrada
Ain y otro para el Bin. Estos detectores serán como se muestra en la figura anterior. Luego se
diseñara la puerta AND según la lógica mostrada en la tabla anterior mediante Karnough.
De la tabla anterior:
Ain Bin AND
0 0 0 0 0 0
0 0 0 1 0 1
0 0 1 0 X X
0 0 1 1 1 1
0 1 0 0 0 1
0 1 0 1 0 1
0 1 1 0 X X
0 1 1 1 1 1
1 0 0 0 X X
1 0 0 1 X X
1 0 1 0 X X
1 0 1 1 X X
1 1 0 0 1 1
1 1 0 1 1 1
1 1 1 0 x X
1 1 1 1 1 1
Los casos 10 en los detectores no son permitidos según la tabla. Mediante karnough obtenemos:
𝐹0 = 𝐴 + 𝐶 = ̅̅̅̅̅̅̅
𝐴̅ . 𝐶̅
𝐹1 = 𝐴 + 𝐵 + 𝐶 + 𝐷 = ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
𝐴̅ . 𝐵̅ . 𝐶̅ . 𝐷
̅
Esquema en transistores parar F0:
Q9
PMOSFET
Q13
PMOSFET
Q10
PMOSFET
Q12 Q14
NMOSFET
Q11
NMOSFET
NMOSFET
Para la etapa de los inversores que serán capaces de dar el retardo necesario.
Finalmente vemos la implementación en Microwind a Full Custom pero aún muchas cosas que se
necesitan mejorar:
Finalmente el Diagrama de Tiempos que arroja el circuito como frecuencia máxima de operación a
491 MHz.
Podemos ver que el circuito que se ha desarrollado de manera adecuada pero el retardo que se
logro fue de 791pseg y 783pseg de los cuales debemos tomar la inversa del retardo máximo lo cual
nos arroja 1.26 GHz como maxima frecuencia de operación de nuestro circuito multiplicador de
frecuencia.