CIRCUITOS CMOS

es una de las familias lógicas empleadas en la fabricación de circuitos integrados. Su principal

característica consiste en la utilización conjunta de transistores de tipo PMOS y
tipo NMOS configurados de forma tal que, en estado de reposo, el consumo de energía es
únicamente el debido a las corrientes parásitas, colocado en la placa base.

PMOS

Una de las primeras tecnologías para producir circuitos MOS de alta densidad fue la PMOS.
Utilizaba transistores MOS de canal-p en modo de acumulación para producir los elementos de
puerta básicos. La Figura 1 muestra una puerta PMOS que genera la función NOR en
lógica positiva.

Figura 1 Puerta PMOS básica

El funcionamiento de la puerta PMOS es el siguiente: la tensión de alimentación VGG es una

tensión negativa y VCC es una tensión positiva o masa (0 V). El transistor Q3 está polarizado
permanentemente para crear una resistencia de drenador-fuente constante. Su único propósito es
funcionar como resistencia limitadora de corriente. Si se aplica un nivel ALTO (VCC) a la
entrada A o B, entonces Q1 o Q2 no conducen, y la salida se fuerza a una tensión próxima a VGG,
lo que representa un nivel BAJO. Cuando se aplica una tensión a nivel BAJO (VGG) a ambas
entradas A y B, Q1 y Q2 entran en conducción. Esto hace que la salida pase a nivel ALTO
(próximo a VCC). Puesto que se produce un nivel BAJO de salida cuando cualquier entrada o
ambas están a nivel ALTO, y un nivel ALTO de salida se produce sólo cuando todas las
entradas están a nivel BAJO, tenemos una puerta NOR
NMOS
Los dispositivos NMOS se han desarrollado a medida que la tecnología de procesamiento
mejoraba. En los circuitos NMOS se utiliza el transistor MOS de canal-n, como muestra la
Figura 2 para una puerta NAND y una puerta NOR. En la Figura 2(a), Q3 actúa como una
resistencia para limitar la corriente. Cuando se aplica un nivel BAJO (VGG o tierra) a una o
ambas entradas, entonces al menos uno de los transistores (Q1 o Q2) no conduce, y la salida se
fuerza a un nivel alto próximo a VCC. Cuando se aplican niveles ALTOS (VCC) a ambas entradas
A y B, los transistores Q1 y Q2 conducen, y la salida se pone a nivel BAJO. Por supuesto, este
funcionamiento identifica al circuito como una puerta NAND. En la Figura 2(b), Q3 actúa de
nuevo como resistencia. Un nivel ALTO en cualquier entrada hace que Q1 o Q2 conduzcan,
forzando la salida a nivel BAJO. Cuando ambas entradas están a nivel BAJO, ningún transistor
conduce y se fuerza la salida al nivel ALTO.

Figura 2 Dos puertas NMOS.

E2CMOS
La tecnología E2CMOS (Electrically Erasable CMOS) está basada en una combinación de las
tecnologías CMOS y NMOS y se utiliza en dispositivos programables como las PROM y
dispositivos CPLD. Una celda E2CMOS se construye a partir de un transistor MOS con una
puerta flotante, que se carga o descarga externamente por medio de una pequeña corriente de
programación. La Figura 3 presenta un esquema de este tipo de celda. Cuando la puerta flotante
se carga a un potencial positivo eliminando electrones, el transistor de detección se activa,
almacenando un cero binario. Cuando la puerta flotante se carga a un potencial negativo
incorporando electrones, el transistor de detección se desactiva, almacenando un 1 binario. La
puerta de control regula el potencial de la puerta flotante. El transistor de paso aísla de la matriz
al transistor de detección durante las operaciones de lectura y de escritura, que utilizan las líneas
de palabra y de bit. La celda se programa aplicando un impulso de programación a la puerta de
control o a la línea de bit de una celda, después de seleccionarla por medio de una tensión en la
línea de palabra. Durante el ciclo de programación, en primer lugar, se borra la celda aplicando
una tensión a la puerta de control para hacer negativa a la puerta flotante. Esto hace que el
transistor de detección se quede en el estado de bloqueo, almacenando un 1. Para almacenar un
0 en la celda, se aplica un impulso de escritura a su línea de bit. Esto hará que la puerta flotante
se cargue hasta un punto en el que el transistor de detección se activa, almacenando un 0. El bit
almacenado en la celda se lee detectando la presencia o ausencia de una pequeña corriente de
celda en la línea de bit. Cuando se almacena un 1, no hay corriente de celda, porque el transistor
de detección está desactivado. Cuando se almacena un 0, existe una pequeña corriente de celda
debido a que el transistor de detección está activado. Una vez que se ha almacenado el bit en la
celda, permanecerá indefinidamente, a menos que se borre o se escriba un nuevo dato en ella.

Figura 3 Celda E2CMOS

PUERTAS LÓGICAS DE LA FAMILIA CMOS

INVERSOR CMOS
El circuito mostrado en la Figura 4 representa un INVERSOR CMOS y está formado por un
transistor de canal tipo P (Q1) y otro de canal tipo N (Q2).
Cuando la tensión de entrada se encuentra en alto (1 lógico), el transistor NMOS entra en estado
de conducción y el transistor PMOS entra en corte, haciendo que la salida quede en bajo (0
lógico). La situación inversa ocurre cuando la tensión se encuentra en bajo.
 Figura 4 Circuito inversor CMOS

Tabla 1 Tabla de Estados del inversor CMOS

Entrada Salida
0 1
1 0

NAND CMOS
La Figura 5 muestra una puerta NAND CMOS con dos entradas. Observe la disposición de los
pares complementarios (dispositivos MOSFET de canal-n y canal-p). Donde Q1 y Q2 son P-
MOSFET y Q3 y Q4 son N-MOSFET
 Figura 5 Circuito de una puerta CMOS NAND

Tabla 2 Tabla de estados de la compuerta NAND CMOS.

Entrada A Entrada B Salida

1 1 0
1 0 1
0 1 1
0 0 1

NOR CMOS
La Figura 5 muestra una puerta NAND CMOS con dos entradas. Observe la disposición de los
pares complementarios (dispositivos MOSFET de canal-n y canal-p). Donde Q1 y Q2 son P-
MOSFET y Q3 y Q4 son N-MOSFET

Figura 6 Circuito de una puerta CMOS NOR

Tabla 3 Tabla de estados de la compuerta NOR CMOS.

Entrada A Entrada B Salida

1 1 0
1 0 0
0 1 0
0 0 1

COMPUERTAS AND y OR
Las compuertas AND y OR CMOS se pueden formar combinando compuertas NAND y NOR
con inversores.

CARACTERÍSTICAS DE LA SERIE CMOS

Existen varias series en la familia CMOS de circuitos integrados digitales, estudiaremos las
principales características de cada una.

·) Series 4000/14000
Las primeras series CMOS fueron la serie 4000, que fue introducida por RCA y la serie14000
por Motorola. La serie original es la 4000A; la 4000B representa mejora con respecto a la
primera y tiene mayor capacidad de corriente en sus salidas. A pesar de la aparición de la nueva
serie CMOS, las series 4000 siguen teniendo uso muy difundido. La serie 4000A es la línea más
usada de Circuitos Integrados digitales CMOS, contiene algunas funciones disponibles en la
serie TTL 7400 y está en expansión constante. Algunas características más importantes de esta
familia lógica son:

a) La disipación de potencia de estado estático de los circuitos lógicos CMOS es muy baja.
b) Los niveles lógicos de voltaje CMOS son 0 V para 0 lógico y VDD para 1 lógico. El
suministro VDD puede estar en el rango 3 V a 15 V para la serie 4000. La velocidad de
conmutación de la familia CMOS 4000A varía con el voltaje de la fuente. (consultar el apartado
de los niveles de voltaje).
c) Todas las entradas CMOS deben estar conectadas a algún nivel de voltaje.

·) Serie 74C
Esta serie CMOS su característica principal es que es compatible terminal por terminal y
función por función, con los dispositivos TTL que tienen el mismo número (muchas de las
funciones TTL, aunque no todas, también se encuentran en esta serie CMOS). Esto hace posible
remplazar algunos circuitos TTL por un diseño equivalente CMOS. Por ejemplo, 74C74
contiene dos flip-flops tipo D disparados por flanco y tiene la misma configuración de
terminales que el CI TTL 7474, que también ofrece dos flip-flops tipo D disparados por flanco.
El resto de las características son iguales a la serie 74C. Las series HC/ HCT tienen como
característica principal su alta velocidad.

·) Serie 74HC (CMOS de alta velocidad)

Esta es una versión mejor de la serie 74C. La principal mejora radica en un aumento de diez
veces en la velocidad de conmutación (comparable con la de los dispositivos de la serie 74LS de
TIL). Otra mejora es una mayor capacidad de corriente en las salidas. La serie 74HC son los
CMOS de alta velocidad, tienen un aumento de 10 veces la velocidad de conmutación. La serie
74HCT es también de alta velocidad, y también es compatible en lo que respecta a los voltajes
con los dispositivos TTL.
·) Serie 74HCT
Esta serie también es una serie CMOS de alta velocidad, y está diseñada para ser compatible en
lo que respecta a los voltajes con los dispositivos TTL, es decir, las entradas pueden provenir de
salidas TTL (esto no es cierto para las demás series CMOS.)

CARACTERÍSTICAS COMUNES A TODOS LOS DISPOSITIVOS CMOS

VOLTAJE DE ALIMENTACIÓN
A) VOLTAJE DE ALIMENTACIÓN

Las series 4000 y 74C funcionan con valores de VDD, que van de 3 a 15V, por lo que la
regulación del voltaje no es un aspecto crítico. Las series 74HC y 74RCT funcionan con un
menor margen de 2 a 6V. Cuando se emplean dispositivos CMOS y TTL, juntos, es usual que el
voltaje de alimentación sea de 5 V para que una sola fuente de alimentación de 5V proporcione
VDD para los dispositivos CMOS y VCC para los TTL. Si los dispositivos CMOS funcionan con
un voltaje superior a 5V para trabajar junto con TTL se deben de tomar medidas especiales.

B) INMUNIDAD AL RUIDO

Se denomina ruido a “cualquier perturbación involuntaria que puede originar un cambio no

deseado en la salida del circuito.” El ruido puede generarse externamente por la presencia de
escobillas en motores o interruptores, por acoplo por conexiones o líneas de tensión cercanas o
por picos de la corriente de alimentación. Los circuitos lógicos deben tener cierta inmunidad al
ruido la cual es definida como “la capacidad para tolerar fluctuaciones en la tensión no deseadas
en sus entradas sin que cambie el estado de salida”. Los fabricantes establecen un margen de
seguridad para no sobrepasar los valores críticos de tensión conocido como MARGEN DE
RUIDO. En la Figura 7. tenemos los valores críticos de las tensiones de entrada y salida de una
puerta lógica y los márgenes de ruido a nivel alto y bajo.

Figura 7 Márgenes de Ruido

Si la tensión de entrada mínima a nivel alto de una puerta tiene como valor VIHmín, la tensión
mínima de salida a nivel alto debe ser igual o superior a VIHmín. Pero para evitar la influencia de
ruidos que afecten a la siguiente puerta, no se permitirá una tensión de salida inferior a VIHmín
más el margen de ruido a nivel alto (VNIH): VOHmín = VIHmín + VNIH

Para determinar el valor de VOLmáx aplicamos el mismo criterio, pero utilizando el margen de
ruido a nivel bajo (VNIL): VOLmáx = VILmáx - VNIL

Margen de ruido a nivel bajo (VNIL): VNIL = VILmáx – VOLmáx

Margen de ruido a nivel alto (VNIH): VNIH = VOHmín – VIHmín

Los márgenes de ruido son los mismos en ambos estados y dependen de VDD. En VDD = 5V,
los márgenes de ruido son 1.5 V. Observamos una mayor inmunidad al ruido que las TTL,
siendo CMOS una atractiva alternativa para aplicaciones que están expuestas a un medio con
mucho ruido. Evidentemente, los márgenes ruido pueden mejorarse utilizando un valor mayor
de VDD a expensas de un mayor consumo de potencia debido al mayor voltaje de alimentación.
Supongamos que trabajamos a un nivel bajo de VOL = 0’4 V con VILmáx = 0’8 V. En estas
condiciones tendremos un margen de ruido para nivel bajo de:
VNIL = 0’8 – 0’4 = 0’4

TABLA DE COMPARACION DE INMUNIDAD ANTE EL RUIDO

REFERENCIAS BIBLIOGRAFICAS

 Thomas L. Floyd. (2006). Fundamentos de sistemas digitales. Madrid:

PEARSON EDUCACIÓN S.A.
 https://www.researchgate.net/publication/242538241_FAMILIA_LOGICA_CMOS
 https://es.wikipedia.org/wiki/Semiconductor_complementario_de_%C3%B3xido_met
%C3%A1lico