ELECTRONICA DIGITAL

Tarea 2 - Circuitos combinacionales.

Tutor:

Ing. SANDRA MILENA GARCIA

Presentado por:

MARTHA LILIANA IDROBO Cód.: 1061748588

GIOVANNI RUIZ Cód.: 76.331.370

ANDRÉS HURTADO Cód.: 1061541147

EDUAR MANQUILLO Cód. 1061738917

ANDRES ALEGRIA Cód.: 76313193

GRUPO: 243004_24

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD

Marzo 2019
 INTRODUCCION

En el presente documento se muestra el desarrollo de circuitos Combinacionales

en VDHL, como son los multiplexores, codificador, decodificador y diseño de
circuitos jerárquico, utilizando el archivo de simulación se generan las gráficas
para cada circuito con las cuales se evidencia su funcionamiento, de igual
manera se presentan imágenes de los circuitos esquemáticos generados por el
software donde se evidencia el diseño de cada uno de ellos.
 OBJETIVOS

Objetivo general

Implementar circuitos Combinacionales por medio del lenguaje VDHL del

software Vivado

Objetivos específicos

• Analizar el comportamiento de los multiplexores y sus diferentes tipos.

• Identificar las diferencias entre codificador y decodificador.
• Implementar circuitos utilizando la estructura de alto nivel.
• Afianzar los conocimientos adquiridos en el manejo del software Vivado
VDHL.
 Actividades a desarrollar

Resolver los siguientes ejercicios:

1. Describa en VDHL dos multiplexores utilizando la sentencia with-select. Los

dos multiplexores deben tener un tamaño diferente (4 a 1, 8 a 1, etc.) y cada
entrada un número de bits diferente.

a. Un pantallazo de la descripción en VHDL (Ver la advertencia al final de la

guía, con respecto a las impresiones de pantallas válidos)

b. Un pantallazo del resultado (diagrama) de la simulación, en el cual se debe

evidenciar el correcto funcionamiento del diseño. NO se debe incluir el código
VHDL de la simulación.

Caso 1.1 Multiplexor de 4 entradas (4 bits c/u) y 1 salida.

TABLA DE VERDAD
ENTRADAS SELECCION SALIDA
E0 E1 E2 E3 00 E0
01 E1
10 E2
11 E3

Diseño en VHDL
 Esquemático

Simulación
Caso 1.2 Multiplexor de 8 entradas (2 bits c/u) y 1 salida.

TABLA DE VERDAD
ENTRADAS SELECCION SALIDA
In0 In1 In2 In3 000 In0
In4 In5 In6 In7 001 In1
010 In2
011 In3
100 In4
101 In5
110 In6
111 In7

Diseño en VHDL
Esquemático

Simulación
2. Describa en VDHL un decodificador 2 a 4 utilizando la sentencia with-select.
El diseño debe contener:
a. Un pantallazo de la descripción en VHDL.
b. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto
funcionamiento del diseño.

TABLA DE VERDAD
ENTRADAS SALIDAS
00 0001
01 0010
10 0100
11 1000

Diseño en VHDL
Esquemático

Simulación

3. Describa en VDHL un codificador de 4 entradas, sin prioridad, utilizando la

sentencia with-select.
El diseño debe contener:
a. Un pantallazo de la descripción en VHDL.
b. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto
funcionamiento del diseño.
La función principal de este componente es codificar al binario (3 bits) el número
de la entrada activa (4) Este es un codificador sin prioridad, por lo tanto a más de
una entrada el sistema se bloquea, y todas las salidas visualizarán un cero lógico.

TABLA DE VERDAD
ENTRADAS SALIDA
0000 000
0001 001
0010 010
0011 000
0100 011
0101 000
0110 000
0111 000
1000 100
1001 000
1010 000
1011 000
1100 000
1101 000
1110 000
1111 000

Diseño en VHDL
Esquemático

Simulación
4. Describa en VDHL el circuito que se muestra en la siguiente figura:

a. Utilizando la sentencia with-select.

b. b. Utilizando la sentencia when-else.

El diseño debe contener:

a. Un pantallazo de la descripción en VHDL.
b. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto
funcionamiento del diseño.

a. Utilizando la sentencia with-select.

TABLA DE VERDAD
Selector Salida
0 A+B
1 A-B

Diseño en VHDL
Esquemático

Simulación
b. Utilizando la sentencia when-else.

Diseño en VHDL

Esquemático
Simulación

5. Describa en VDHL el circuito que se muestra en la siguiente figura, utilizando

la sentencia when-else.

El diseño debe contener:

a. Un pantallazo de la descripción en VHDL.
b. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto
funcionamiento del diseño.

TABLA DE VERDAD
ENTRADAS CONDICION SALIDA
Entrada A Entrada B Entrada A < Entrada B Entrada A + Entrada B
Entrada A > Entrada B Entrada A - Entrada B
Diseño en VHDL

Esquemático
Simulación

6. Describa en VDHL el circuito que se muestra en la siguiente figura. El diseño

debe contener tres módulos diferentes (tres COMPONENTs) y un archivo de alto
nivel, tal como se muestra en la siguiente figura.

El diseño debe contener:

a. Un pantallazo de la descripción en VHDL.
b. Un pantallazo con el RTL del alto nivel.
c. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto
funcionamiento del diseño.

TABLA DE VERDAD
ENTRADAS SELECCION SALIDA
EntradaA 0 EntradaA + EntradaB
EntradaB 1 EntradaA - EntradaB
 Internamente queda designado así:

Bloque Suma
Bloque Resta

Bloque Multiplexor
Bloque Alto nivel
Esquemático
Simulación
 CONCLUSIONES

• La realización de la actividad permitió ampliar el manejo del software Vivado.

• La implementación en VDHL permite identificar el funcionamiento de un

circuito Combinacional.

• El uso de multiplexores facilita el manejo de entradas y salidas compuestas

por varios circuitos.

• En la simulación de los esquemas, podemos dar valores diferentes a los

estímulos con que queremos que funcione nuestro circuito y de esta manera
el archivo de simulación cambia según la interpretación de diseñador, pero
mantiene las características lógicas del circuito.

• Gracias a las características del software las simulaciones son muy reales en
cuanto a tiempo y resultados permitiendo la detección de errores del diseño
 REFERENCIAS BIBLIOGRAFICAS

Muñoz, J. (2012). Introducción a los Sistemas Digitales: Un enfoque usando

Lenguajes de Descripción de Hardware. (Capítulos 4, 5 y 6, pp. 77-134). Madrid.
Recuperado de: https://openlibra.com/es/book/introduccion-a-los-sistemas-
digitales

Flórez, F. H. A. (2010). Diseño lógico: fundamentos de electrónica digital. (Capítulos

4, pp. 83-107).
Recuperado de:
http://bibliotecavirtual.unad.edu.co:2460/lib/unadsp/detail.action?docID=319907
3

Fajardo, C. (2012, diciembre 20), Introducción a VHDL, circuitos combinacionales

(Parte 1) [Archivo de video],
Recuperado de https://youtu.be/OIj59kyR7wU

Fajardo, C. (2012, diciembre 21), Introducción a VHDL, circuitos combinacionales

(Parte 2) [Archivo de video],
Recuperado de https://youtu.be/dK545R-YT58

Fajardo, C. (2017, Julio 9), Diseño de un multiplexor en VHDL en Vivado [Archivo

de video].
Recuperado de https://youtu.be/tFykKHLwLCw

Fajardo, C. (2017, julio 13), Diseño jerárquico en VHDL. [Archivo de video],

Recuperado de https://youtu.be/fiLkRDRif4Y

Archivo de Instanciación VHDL Tarea 2:

https://docs.google.com/document/d/1tg0SEw4iOcqKR4hoXPjaICwyaN3eZX1VufX
URLCKinE/edit

Fajardo, C. (2016, Diciembre 17), Diseño de un multiplexor en VHDK. [Archivo de

video], Recuperado: http://hdl.handle.net/10596/9851

Chu, P. P. (2006). RTL Hardware Design Using VHDL: Coding for Efficiency,
Portability, and Scalability. Hoboken, N.J.: Wiley-IEEE Press. Recuperado de:
http://bibliotecavirtual.unad.edu.co:2051/login.aspx?direct=true&db=e000xww&A
N=158127&lang=es&site=ehost-live