Facultad de Ingeniería Sistemas

y Electrónica

LABORATORIO No. 1

ANÁLISIS Y SÍNTESIS DE CIRCUITOS LÓGICOS SECUENCIALES

OBJETIVOS:

- Definir y entender las diferencias entre los Circuitos Lógicos Combinacionales y

Secuenciales.

- Entender el principio y funcionamiento de los elementos básicos de memoria, tales

como LATCHES y FLIP-FLOPS.

- Diferenciar los Circuitos Lógicos Secuenciales Síncronos y Asíncronos.

- Describir Problemas de Circuitos Lógicos Secuenciales mediante Diagramas de

Estados.

- Realizar la síntesis de Circuitos Lógicos Secuenciales.

FUNDAMENTO TEORICO

INTRODUCCIÓN

 Los circuitos electrónicos digitales pueden clasificarse en 2 grupos: circuitos

combinacionales y circuitos secuenciales.
 Los circuitos combinacionales se describen mediante tablas de verdad, mientras
que los circuitos secuenciales se describen mediante diagramas de estados.

Figura 1. Representación General de Circuitos Lógicos

Ing. Pedro Aberga Farro 1

Los Latches y Flip-Flops son los elementos básicos para el almacenamiento de
información. Un Latch o un Flip-Flop pueden almacenar un bit de información. La principal
diferencia entre un Latch y un Flip-Flop es que para los Latches, sus salidas son
constantemente afectadas por sus entradas en tanto que su señal de enable se encuentra
activa. En otras palabras, cuándo están habilitados, su contenido cambia inmediatamente
cuándo sus entradas cambian. Por otro lado, los Flip-Flops tienen el cambio en su
contenido solamente en un flanco de subida o bajada de reloj (clock o clk), y en otro caso
su contenido se mantenie constante aún si sus entradas cambian.

Básicamente hay dos tipos de sistemas secuenciales: síncronos y asíncronos; el

comportamiento de los primeros se encuentra sincronizado mediante el pulso de reloj del
sistema, mientras el funcionamiento de los sistemas asíncronos depende del orden y
momento en el cual se aplican sus señales de entrada, por lo que no requieren un pulso
de reloj para sincronizar sus acciones.

a) Sistemas secuenciales síncronos

También llamados por flanco, son aquellos que evolucionan siempre que exista un
cambio por flanco en la señal del reloj, independientemente de si ha existido un
cambio de nivel en las señales de entrada.

Figura 2. Representación de un Circuito Secuencial Síncrono

b) Sistemas secuenciales asíncronos

También llamados por nivel, son aquellos que evolucionan con el cambio del nivel
en sus señales de entrada.

Figura 3. Representación de un Circuito Secuencial Asíncrono

Ing. Pedro Aberga Farro 2

A continuación se muestran algunas imágenes que deben ser descritas en la teoría del
curso, y asimismo, los estudiantes deben realizar una mayor investigación para entender
claramente cada uno de los conceptos.

MONOESTABLE, BIESTABLE, Y METAESTABILIDAD

Figura 4. Elemento Biestable (Izquierda), Análisis Analógico de un Elemento Biestable (Derecha)

Figura 5. Analogía de bola y colina para comportamiento Metaestable

LATCH S, LATCH R, Y LATCH SR

Figura 6. Latch SR: Usando compuertas NAND (a); Tabla (b); Símbolo (c); Diagrama de tiempo (d)

Ing. Pedro Aberga Farro 3

 LATCH D, CON COMPUERTAS NAND Y NOR

Figura 7. Latch D: Con compuertas NAND (a); con compuertas NOR (b); Tabla (c); Símbolo (d)

LATCH SR CON ENABLE, O CONTROLADO POR COMPUERTA

Figura 8. LATCH SR con Enable (a); Tabla (b); Símbolo (c); Diagrama de Tiempo (d)

NOTA: Es importante destacar el Latch controlado por compuerta, o con Enable, ya que
cuándo esta señal de Enable es la señal de reloj o clock del sistema, a este elemento se
le denomina Flip-Flop.

Ing. Pedro Aberga Farro 4

A continuación se muestra un diagrama de resumen general, el cual muestra los
símbolos, tabla característica, diagrama de estados y tablas de excitación de los Flip-
Flops:

Figura 9. Resumen General de Tipos de Flip-Flops

Ing. Pedro Aberga Farro 5

 BREVE GUÍA DE USO DE QUARTUS II

1. Se lanza o abre el Software Quartus II desde el escritorio o Inicio, obteniéndose:

Figura 10. Ventana de Inicio del Quartus II.

2. Se crea un Nuevo Proyecto haciendo uso de New Project Wizard:

Figura 11. File>New Project Wizard o desde Home New Project Wizard

3. Se prosigue con Next, y a continuación se mostraran todas las opciones:

Figura 12. Se muestra todas las opciones que deben ser completadas

Ing. Pedro Aberga Farro 6

 4. Debe crearse una carpeta o directorio para almacenar todos los archivos del
proyecto. Se recomienda no usar tildes, comas, espacios en blanco o caracteres
como @, #, etc. para el nombre del directorio.

Por ejemplo, podemos usar: D:\UTP\QuartusProjects\CircuitosSecuenciales

Figura 13. Se crea el directorio de trabajo

Figura 14. Se continúa con Next

Figura 15. Se selecciona el dispositivo a usar y se da clic en Next

Ing. Pedro Aberga Farro 7

 5. Se deselecciona ModelSim, para propósitos de simulación futura, tal como sigue:

Figura 16. Se coloca la opción None

Figura 17. Se presenta un resumen general

6. Se crea archivo esquemático de diseño, mediante File>New o New directament

Figura 18. Creación de nuevo archivo de diseño

Ing. Pedro Aberga Farro 8

 7. De toda la gama de archivos de entrada de diseño disponible. Se selecciona la
opción Block Diagram/Schematic File en esta ocasión:

Figura 19. Se observa la gran cantidad de archivos de entrada disponibles.

8. En la ventana abierta (punteada), damos doble clic para ingresar elementos:

Figura 20. Block1.bdf: Esta es la ventana de esquemático abierta

9. En la siguiente ventana debemos ingresar los elementos para nuestro circuito:

Figura 21. Ventana que usamos para ingresar los nuevos elementos

Ing. Pedro Aberga Farro 9

 10. Se añaden los siguientes elementos:

 Flip-Flop D (dff)
 Entradas (input)
 Salidas (output)
 Vcc (vcc)

Figura 22. Flip-Flop tipo D: dff

Figura 23. Entrada: Input

11. Se realizan las conexiones tal como se muestra en la siguiente figura:

Figura 24. Conexiones realizadas para el Flip-Flop D

12. Se guarda el archivo con el nombre por defecto, en este caso será el nombre
ejm.bdf.

13. Se procede a la verificación del archivo de diseño.

Ing. Pedro Aberga Farro 10

 14. Se hace doble clic en Analysis & Synthesis.

Figura 25. Analysis & Synthesis

Figura 26. Se observa que la verificación fue exitosa.

15. Ahora crearemos un nuevo archivo de entrada, procedemos de la misma forma

que creamos nuestro archivo esquemático. Pero ahora seleccionamos University
Program VWF.

Figura 27. Entrada de Simulación University Program VWF

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 16. En la siguiente ventana, daremos doble clic en la parte izquierda inferior para
poder añadir los puertos o nodos necesarios.

Figura 28. Archivo para simulación en blanco

Figura 29. Damos clic en Node Finder

Figura 30. Damos clic en List

Figura 31. Damos clic en >> y luego en OK

Ing. Pedro Aberga Farro 12

 Figura 32. Nuevamente damos clic en OK

17. Ahora procedemos a añadir los estímulos para la simulación, para ello haremos
uso de la barra de estímulos.

Figura 33. Se añade estímulo para la señal de reloj (clk)

18. Para añadir el estímulo del reloj, primero, seleccionamos la fila correspondiente y
luego usamos la herramienta Overwrite Clock de la barra de estímulos.

Figura 34. Se ingresan datos para el Clock

Figura 35. Luego añadimos la señal de D, seleccionando como se observa

Ing. Pedro Aberga Farro 13

 19. Luego de seleccionar la porción que deseamos modificar, nuevamente usamos la
barra de estímulos; y ahora usamos Forcing High.

Figura 36. Como se observa, porción seleccionada de D es forzada a ‘1’

20. Procedemos a realizar la simulación funcional (Run Functional Simulation)

Figura 37. Simulación Funcional (Ideal)

Figura 38. Guardamos los cambios (Yes)

21. Analizamos el resultado de la simulación:

Figura 39. Se observa que el Flip-Flop D responde al flanco de subida

Ing. Pedro Aberga Farro 14

 22. Se puede realizar un Zoom (+ ó -) mediante la herramienta Zoom Tool de la barra
de estímulos.

Figura 40. Se observa un Zoom (+) para la simulación

OBSERVACIONES:

1) El software Quartus II puede ser descargado desde: www.altera.com

NOTA: Será necesario crearse un usuario, rellenando un formulario, para poder
acceder a la descarga.

2) Los pasos usados en la presente guía son de referencia para la elaboración de

simulación de todos los laboratorios en el presente curso.

3) En las posteriores guías se estará complementando el uso de la herramienta EDA

(Electronic Design Automation) Quartus II.

Ing. Pedro Aberga Farro 15

 INFORME FINAL

Ejercicio:

Diseñar un detector de la secuencia "1001", para la entrada Xin de un bit; la salida Zout se
debe poner a "1" al detectar el último 1 de otra manera debe ser "0". El sistema debe ser
capaz de detectar las secuencias traslapadas.

Indicar sus respuestas de la siguiente manera:

1) Diagrama de Estados.

2) Asignación de Estados.

3) Tabla de Estados. Seguir el siguiente modelo:

ESTADO ACTUAL ENTRADA ESTADO SIGUIENTE SALIDA
ESTADO Q1 Q0 X ESTADO Q1* Q0* Z
0 0 0
S0
0 0 1
0 1 0
S1
0 1 1
1 0 0
S3
1 0 1
1 1 0
S2
1 1 1
4) Mapas de Karnaugh.

5) Diagrama del circuito, haciendo uso de Flip-Flops tipo D.

6) Diagrama de tiempos para un caso particular.

7) Simulación en Quartus II.

Presentar en el informe final lo siguiente:

 Breve Fundamento Teórico: Sistemas secuenciales, Flip-Flops, Diagrama de

Estados, etc. (No excederse en información)

 Objetivos generales. De acuerdo a criterio del estudiante.

 Desarrollo del Laboratorio. De acuerdo a los puntos indicados en la parte superior.

 Observaciones y Conclusiones.

Ing. Pedro Aberga Farro 16