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Digiiiiiii PDF
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secuencia (1)
Se necesita un circuito detector de secuencias que active su
salida Z1 cuando se reciba la secuencia 10101, y su salida Z2
cuando se reciba la secuencia 10110. Se considera que las
secuencias pueden venir superpuestas. Utilizar flip-flops
tipo T. A “...0”
Circuitos Digitales EC1723
0 / 00
B “1”
1 / 00
1 / 10 E
0 / 00
C “10”
0 / 00
1 / 00 0 / 00 1 / 00
A B C D D “101”
1 / 00
E “1010”
0 / 00
0 / 01 F “1011”
X / Z1Z2 F
Universidad Simón Bolívar
Departamento de Electrónica y Circuitos 1 / 00
Prof. Juan. C. Regidor
Prof. Juan Claudio Regidor Universidad Simón Bolívar 3
Vcc
C Q' C Q'
Clr Clr
INICIO
Z1 = X·Q2·Q0' Z2 = X'·Q2·Q0
Prof. Juan Claudio Regidor Universidad Simón Bolívar Prof. Juan Claudio Regidor Universidad Simón Bolívar 7
C Qi'
X=1, S=1
X=1, S=0
Confluencia: X X' X' X
DA QA DB QB DC QC DD QD
Di Qi
X' X X X'
Ei C C C C
C Qi'
Prof. Juan Claudio Regidor Universidad Simón Bolívar 8 Prof. Juan Claudio Regidor Universidad Simón Bolívar 9
Diseño con un flip-flop Diseño con un flip-flop
por estado por estado: Inicio
Las ecuaciones de excitación de cada flip-flop pueden El flip-flop que represente al estado inicial debe
leerse de las “flechas” que llegan a cada estado: cargarse con un “uno” y todos los demás deben
X=1, S=0 X=0, S=0 X=0, S=0 ponerse en “cero”.
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Ventajas:
1 / 00
1 / 10 E
0 / 00
A B C D
1 / 00
Es más fácil depurar el circuito. 0 / 00
0 / 01
X / Z1Z2 F
Especialmente útil cuando hay muchas entradas que 1 / 00
no están activas todo el tiempo. DA = Xʼ·QA + Xʼ·QC + Xʼ·QE DE = X´·QD
Desventajas: DB = X·QA + X·QB + X·QF DF = X·QD
DC = Xʼ·QB + Xʼ·QF! Z1 = X·QE
Cantidad excesiva de flip-flops.
DD = X·QC + X·QE Z2 = Xʼ·QF
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Ejercicio con un flip-flop Ejercicio con un flip-flop
por estado (1) por estado (2)
Y' / 00
Implementar el diagrama de estados de la figura Entradas / Z1 Z2
Y / 10 E
mediante el método de un flip-flop por estado. Y / 00
S' / 00 Z / 00
Escribir las ecuaciones de entrada de los flip-flops X.Y / 00
S / 00 Y' / 00 X / 00 X.Y' / 00
tipo D y las expresiones para las salidas Z1 y Z2. A B C D F
X'.Y' / 00 X'.Y / 10
Y' / 00 X' / 00
Z' / 00
Entradas / Z1 Z2
Y / 10 E X'.Z' / 00 Z' / 01 H
Z / 01
Y / 00 Z / 00 G
S' / 00 X.Z' / 00
X.Y / 00 Z / 00
S / 00 Y' / 00 X / 00 X.Y' / 00
A B C D F
X'.Y' / 00 X'.Y / 10
DA = QG·X·Z' + QE·Y' + QA·S' DE = QF·Z + QD·X·Y Z1 = QE·Y + QD·X'·Y
X' / 00
Z' / 00 DB = QH·Z + QG·X'·Z' + QB·Y + QA·S DF = QD·X·Y' Z2 = QH·Z' + QG·Z
X'.Z' / 00 Z' / 01
Z / 01
H DC = QH·Z' + QB·Y' DG = QC·X'
G
X.Z' / 00 Z / 00 DD = QE·Y + QD·X'·Y' + QC·X DH = QG·Z + QF·Z' + QD·X'·Y
Prof. Juan Claudio Regidor Universidad Simón Bolívar 14 Prof. Juan Claudio Regidor Universidad Simón Bolívar 15
DA = QA·T15 + QG·T5ʼ
T15' / I15 T15' Ds + Pp / I5 T15' / I15 T15' Ds + Pp / I5
A B C D A B C D DB = QA·T15ʼ + QB·T15
T5' / I15 T5' / I15 DC = QB·T15ʼ + QC·(Ds + Pp)ʼ
T5' / I15 T5' / I15
DD = QD·T5 + QC·(Ds + Pp)
Dp + Ps / I5 T15' Dp + Ps / I5 T15'
G F E
DE = QE·T15 + QD·T5ʼ
G F E
DF = QE·T15ʼ + QF·(Dp + Ps)ʼ
Estado A B C D E F G Estado A B C D E F G
Salidas Vp, Rs Vp, Rs Vp, Rs Ap, Rs Vs, Rp Vs, Rp As, Rp Salidas Vp, Rs Vp, Rs Vp, Rs Ap, Rs Vs, Rp Vs, Rp As, Rp
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wloop:
if( suma < numero ) {
impar += DOS;
suma += impar;
raiz ++;
Datos
}
T15 T15 (Ds + Pp)' T5 registros
Vp = QA return
+ QB +raiz
QC ; // Puede ser un 'Halt'
}
A
T15' / I15
B
T15'
C
Ds + Pp / I5
D
Ap = QD
(Data Path)
Rp = QE + QF + QG
T5' / I15 Vs = QE + QF
T5' / I15
As = QG Control de la ULA
Dp + Ps / I5 T15'
S2S1S0 Operación
G F E Rs = QA + QB + QC + QD 0 0 0 A+B
0 0 1 A–B
I5=QC·(Ds+Pp)+QF·(Dp+ Ps)
0 1 0 A+1
I15=QA·T15ʼ+QD·T5ʼ+QG·T5ʼ 0 1 1 A–1
T5 (Dp + Ps)' T15
1 0 0 A AND B
1 0 1 A OR B
Estado A B C D E F G 1 1 0 NOT A
Salidas Vp, Rs Vp, Rs Vp, Rs Ap, Rs Vs, Rp Vs, Rp As, Rp 1 1 1 A
wloop:
Control
if( del Banco
suma de Registros
< numero ) {
Señal impar += DOS;
REA sumaEnable
Read += impar;
A
raiz ++;
REB Read Enable B
Camino de
WE Write Camino de Datos
Enable< 0 )
if( suma
DirA[2..0] Dirección lectura
return A (3;bits)// Puede ser un 'Halt'
raiz
DirB[2..0] Dirección lectura B (3 bits)
goto wloop;
Banco de }
Datos registros
DirW[2..0] Dirección escritura (3 bits)
return raiz ; // Puede ser un 'Halt'
}
(Data Path)
Edo. Adw(2:0) AdA(2:0) AdB(2:0) WE Sm S(2:0) LF OE
Prof. Juan Claudio Regidor Universidad Simón Bolívar 31 Prof. Juan Claudio Regidor Universidad Simón Bolívar 32
1 D0
S
X
Y' MUX
Condición Inc. Z 8:1
MUX
... Clk Registro
verdadera
.
Edo. 0 D7
Act. 3
Condición Condición
Condición
Salto
falsa
Señales 3
Salto de control Salto
Prof. Juan Claudio Regidor Universidad Simón Bolívar 33 Prof. Juan Claudio Regidor Universidad Simón Bolívar 34
Control microprogramado 2
Y
S'
Clr S Y' X
0 1 2 3
Contador
Progra-
X'
mable
Clk Z'
CE Load 5 Z
4
1 D0
S Edo. Actual Condición Salto
X
Y' MUX 0 0 0 0 0 1 0 0 0
Z 8:1
0 0 1 0 1 1 0 0 1
0 D7 0 1 0 0 1 0 1 0 0
3
Condición 0 1 1 0 0 0 x x x
3 1 0 0 1 0 0 0 0 1
Salto 1 0 1 1 1 1 0 0 0