Documentos de Académico
Documentos de Profesional
Documentos de Cultura
Este capítulo trata sobre algunos de los temas clave relacionados con el tiempo en las
redes SDH. En primer lugar, se revisan las diferentes causas de la fluctuación de fase y la
fluctuación lenta de fase en una cadena de transmisión SDH. Luego, se tratan los bloques
donde las señales digitales con tasas de bits asíncronas están dispuestas en equipos
SDH: el sincronizador, el desincronizador y el procesador de punteros. Finalmente, el reloj
del equipo SDH se describe en términos de bloques funcionales.
A pesar de las numerosas ventajas ofrecidas por SDH en comparación con PDH, SDH
hizo que el problema de controlar el jitter y la deambulación de los tributarios
transportados fuera más delicado que en las redes PDH tradicionales. Si bien todas las
causas bien conocidas y estudiadas de fluctuación y deambulación en una cadena de
transmisión PDH todavía están presentes, de hecho, hay algunos fenómenos adicionales
en SDH que pueden producir jitter y vagabundeo adicionales en los tributarios
transportados a lo largo de una cadena de transmisión SDH.
Algunos fenómenos afectan la fase de todas las señales SDH transmitidas a lo largo de la
cadena y, por lo tanto, la fase de las señales tributarias mapeadas en ellas. Algunos otros,
en cambio, generan fluctuación solo en los afluentes mapeados, sin afectar la fase de las
señales del portador SDH. Por ejemplo, la fluctuación debida a variaciones de las
condiciones ambientales (temperatura) y la fluctuación de fase generada en los
regeneradores digitales pertenecen al primer tipo, ya que afectan a las señales SDH
completas.
Los multiplexores SDH, por otro lado, presentan procesos que generan fluctuación de
fase y deambulación únicamente en las señales tributarias asignadas y de ninguna
manera en las señales de portadora SDH. Tales procesos incluyen:
Esta sección revisa las causas principales o más interesantes de la fluctuación de fase y
la fluctuación lenta de fase en una cadena de transmisión SDH, al delinear los diferentes
fenómenos que afectan a la fase de los tributarios transportados.
Las variaciones de temperatura a lo largo del día y el año son una causa conocida de
vagabundeo (vagabundeo diurno y anual), ya que se han establecido los primeros
sistemas de transmisión digital de larga distancia. Si bien este tipo de fluctuación fue muy
importante en las líneas de cable de cobre largas, su amplitud es mucho menor en los
sistemas de fibra óptica. Sin embargo, aún puede alcanzar varios UI de amplitud si la
velocidad de bits del sistema de transmisión es alta.
Con más detalle, el retardo de propagación de una señal óptica transmitida a través de
una fibra óptica de longitud l viene dada por [3.1] [3.2]
Las fluctuaciones en la longitud de onda del transmisor láser son otra fuente de
deambulación en los sistemas de fibra óptica. Las variaciones en la longitud de onda
provocan fluctuaciones debido a que el índice de refracción grupal de la fibra óptica
depende de la longitud de onda. De nuevo, la deriva en la longitud de onda del láser se
debe principalmente a los cambios en la temperatura del láser.
Al diseñar el mapeo de señales tributarias en el marco STM-N, se tuvo mucho cuidado al dispersar
los bits tributarios a lo largo del marco. Por ejemplo, Section OverHead (SOH) no se transmite todo
de una vez, sino que se divide en nueve segmentos por cuadro (el cuadro STM-N de la Figura 2.22
se transmite fila por fila).
Sin embargo, los bits del afluente extraído no llegan a un ritmo uniforme. La velocidad de llegada
de los bits de un cierto afluente viene dada por una señal de reloj abierto, obtenida del reloj normal
asociado a la señal múltiplex STM-N entrante, al inhibir los impulsos correspondientes a los bits no
deseados (por ejemplo, a varios gastos generales, fijos cosas, bits de justificación, etc.).
El reloj con huecos asociado con el afluente mapeado es altamente discontinuo. Su frecuencia
máxima es la del reloj normal STM-N, pero, debido a sus numerosas lagunas, su frecuencia
promedio es la del afluente mapeado. El desincronizador en el equipo de demultiplexación suaviza
sus huecos y devuelve un flujo de bits con reloj normal a su frecuencia promedio.
La fluctuación del reloj con rendijas tributarias asignadas tiene una amplitud pico a pico muy
amplia, pero tiene la mayor parte de su potencia a frecuencias muy altas. Por lo tanto, los
desincronizadores diseñados correctamente pueden cancelar la mayor parte. La inestabilidad
residual es muy baja y, por lo general, se puede ignorar en comparación con la inestabilidad
proveniente de otras fuentes.
Tabla 3.1 Valores típicos de fibra óptica y cantidades características del láser (3.1)
Cada ajuste de puntero desplaza el VC hacia atrás o hacia delante en el marco STM-N de
portadora: un VC-4 se mueve en tres bytes, todos los demás VC se mueven un byte por
cada Evento de justificación de puntero (PJE). Por lo tanto, viendo los bits de VC
extraídos de la trama entrante, se nota una pausa o aceleración repentina en el flujo de
bits después de cada ajuste de puntero.
Figura 3.1. Error de fase [UI], medido en una pieza de equipo SDH, entre la señal de 139.264 Mbit /
s desmapeada y la señal STM-1 portadora con dos ajustes alternativos de puntero AU-4.
(Reproducido de [3.6] con permiso de IEEE)
Dicho de una manera más formal, el diagrama de fase de la señal digital de VC muestra
un paso positivo o negativo en cada ajuste de puntero positivo o negativo. La amplitud del
paso de fase corresponde al número de bits justificados por un PJE. En el caso del
puntero AU-4, un PJE justifica 24 bits del VC-4, que corresponden a aproximadamente
160 ns.
El flujo de bits del afluente demapeado exhibe un paso de fase proporcional, que
corresponde al número promedio de bits tributarios en la palabra justificada. De nuevo en
el caso del E4 mapeado en el VC-4, la amplitud del paso corresponde a aproximadamente
22 bits a la velocidad de bit de 139.264 Mbit / s.
Este paso de fase en la señal digital afluente designada es filtrado de paso bajo por el
desincronizador, que lo suaviza como una curva exponencial negativa, al menos bajo la
suposición simple del filtro de fase de paso bajo monopolo. Para dar una idea del golpe de
fase residual, la figura 3.1 informa el error de fase (expresado en unidades de IU) medido
con un contador de tiempo en un equipo SDH, entre la señal 139map64 Mbit / s mapeada
y la señal STM-1 portadora bajo dos ajustes alternativos del puntero AU-4 [3.6], la
amplitud del paso es algo más que 22 UI y la constante de tiempo de los transitorios
exponenciales es menor que un segundo.
En esta sección, se resumen los diferentes procesos de sincronización que tienen lugar
en una cadena de transmisión SDH. La figura 3.2 muestra una ruta PDH-SDH-PDH típica:
un afluente PDH se mapea en las tramas SDH y se transporta a lo largo de una cadena
de transmisión SDH hasta que es extraído por el demultiplexor de terminación.
Básicamente, tres procesos de sincronización tienen lugar en el equipo SDH del esquema
representado en la Figura 3.2:
el mapeo del afluente PDH en marcos SDH en el primer multiplexor
la resincronización de los VCs en nodos intermedios a lo largo de la cadena de
transmisión SDH1
Las señales tributarias de PDH a la entrada de los multiplexores SDH son típicamente asincrónicas
(ver Capítulo 2). La adaptación de la tasa de bits del afluente PDH (reloj 0) a la tasa de bits del
mapeo SDH VC (reloj 1) se realiza, como en los multiplexores PDH, por medio de la justificación
de bits.
Como se explica en los ejemplos de las Secciones 2.5.6 y 2.5.7, los VC basados en el mapeo
asincrónico están hechos de bits tributarios (verdadera carga útil), varios gastos generales, relleno
fijo, oportunidad de justificación y bits de control. El bloque funcional que lleva a cabo tal
adaptación, y por lo tanto dosifica los bits de oportunidad de justificación según el desplazamiento
de frecuencia variable entre el Reloj 0 y el Reloj 1, se denomina sincronizador.
Consideremos, por ejemplo, el caso de un DXC o un ADM, donde los VCs del STM-N entrante
están conectados de forma cruzada. Dado que, en general, las señales de entrada son temporizadas
por diferentes relojes, el nodo debe resincronizar, de acuerdo con el reloj del equipo local, todos los
VC antes de la conexión cruzada y retransmitirlos en las señales STM-N de salida.
Con referencia a la Figura 3.2, el mapeo de VC de la señal PDH, sincronizado por el Reloj 1, es
transportado a lo largo de la cadena SDH por cuadros STM-N sincronizados por los diferentes
relojes de la cadena (Relojes 2 y 3). En cada nodo, el VC temporizado por el Reloj 1 se vuelve a
sincronizar para encajar en las tramas STM-N, sincronizadas por un reloj diferente, por medio de la
justificación del puntero.
Centrémonos, por ejemplo, en NE3. En su entrada, la señal STM-N es temporizada por el Reloj 2.
Dentro de esa señal STM-N, la señal VC todavía está sincronizada por el Reloj 1, que la generó. La
justificación del puntero es la magia que permite que el VC fluya a su velocidad original dentro de
la señal portadora STM-N, que tiene una velocidad independiente. En la salida de NE3, la señal
STM-N es temporizada por el Reloj 3. Dentro de esa señal STM-N, la señal VC conserva su
sincronización original (Reloj 1).
La resincronización de los VCs se lleva a cabo mediante un almacén elástico, en el que los bytes
de VC se escriben de acuerdo con la señal de temporización extraída por la señal STM-N entrante
y se leen de acuerdo con el reloj del equipo local. La justificación del puntero permite compensar
las diferencias inevitables entre las frecuencias de entrada y salida. Este bloque basado en una
tienda elástica se denomina procesador de puntero. La sección 3.4 detalla los bloques funcionales
y la operación de los procesadores de puntero SDH.
3.2.3 DEMAPEO DEL TRIBUTARIO PDH DESDE MARCOS SDH
Como se discutió en las Secciones 3.1.2 a 3.1.4, los bits del afluente extraídos de los marcos SDH
no llegan a una velocidad uniforme, sino de acuerdo con un reloj con huecos.
Por lo tanto, quitar mapas implica suavizar esos huecos para devolver un flujo de bits regular.
El bloque que realiza el mapeo del afluente desde su VC se llama desincronizador y cumple la
función complementaria del sincronizador de la Sección 3.2.1. Nuestra tarea es reducir todos los
componentes de fluctuación de fase mencionados en la Sección 3.1.
La frecuencia promedio del afluente devuelto al final de la cadena es, como es obvio, el
mismo que el Reloj 0 original, excepto por alguna fluctuación de fase residual. De hecho,
independientemente de qué acción de puntero pueda ocurrir a lo largo de la cadena, ¡no se
agregan ni eliminan bits de la corriente de bits afluentes a lo largo de su trayectoria ni se
eliminan de la misma! Este concepto está bien expresado por lo que graciosamente
llamamos el