UNIVERSIDAD NACIONAL DE SAN AGUSTIN

MICROELECTRONICA
Prof. PhD. Alexander B. Hilario T.

LABORATORIO 1

1. OBJETIVOS

Introduccion de programacion VHDL para FPGAs

Aprender a escribir test benchs en VHDL

Aprender el flujo de diseno con el ISE: Sntesis, simulacion y generacion del Bitstream

Aprender como asignar pins de entrada y salida del FPGA y cargar el Bitstream en el
Nexys-4 DDR Artix-7 FPGA Board.
VHDL
2. CODIFICACION

Revise el material referente al curso.

3. NEXYS-4 DDR ARTIX-7 FPGA

La placa Nexys-4 DDR puede recibir alimentacion de su puerto USB. Conecte la placa al
computador via cable USB. Si no enciende, conecte la fuente de alimentacion de la placa.

4. DESARROLLO DEL LABORATORIO

Problema: Una cerradura es abierta (F = 1) solo para tres combinaciones de los switches:
0110, 1000, 1110, donde 1 representa la posicion ON del switch y 0 la posicion OFF.

- Complete la tabla de verdad (ver Figura 1) para este circuito.

- Simplifique la funcion Booleana.

1
 Figure 1: Tabla de verdad

5. FLUJO DE DISENO

Crear un nuevo proyecto ISE. Seleccionar el dispositivo: XC7A100T-1CSG324 Artix-7

FPGA.

Escriba el codigo VHDL que implementa la funcion Booleana simplificada. Sintetice su

circuito.

Escriba el test-bench VHDL para probar el circuito para todas las posibles combinaciones
de las entradas.

Realice la Functional Simulation (Simulacion de comportamiento).

Asignacion de entradas y salidas: Crear un archivo UCF. Use SW0-SW3 en la placa

Nexys-4 DDR para las entradas y LED(0) para la salida.

Implemente su diseno.

Realice la Timing Simulation

Generar el archivo bitstream

Descargar el bitstream en el FPGA.