Práctica 11

Instituto Tecnológico de Lerma

Ingeniería Electrónica

ASIGNATURA:
DISEÑO DIGITAL CON VHDL

PRÁCTICA No. 11

“SINTESIS DE UN CIRCUITO EN UNA TARJETA CPLD o FPGA”

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 1

 Práctica 11

1.1 INTRODUCCIÓN.

1.1.1 Dispositivos lógicos programables de alto nivel de integración

Los PLD de alto nivel de integración se crearon con el objeto de integrar mayor cantidad
de dispositivos en un circuito (sistema en un chip SOC). Se caracterizan por la reducción de
espacio y costo, además de ofrecer una mejora sustancial en el diseño de sistemas
complejos, dado que incrementa la velocidad y las frecuencias de operación.

1.1.2 Dispositivos lógicos programables (CPLD)

Un circuito CPLD consiste en un arreglo de múltiples PLD agrupados como bloques en un

chip. También a estos dispositivos se le conoces con EPLD (Enhanced PLD: PLD mejorado),
Súper PAL, Mega PAL, etc. Se califican como de alto nivel de integración, ya que tienen
una gran capacidad equivalente a unos 50 PLD.
En su estructura básica, cada CPLD contiene múltiples bloques lógicos (similares al
GAL22V10) conectados por medio de señales canalizadas desde la interconexión
programable (PI). Esta unidad PI se encarga de interconectar los bloques lógicos y los
bloques de entrada/salida del dispositivo sobre las redes apropiadas (Fig. 11.1).

Figura 11.1 Arquitectura básica de un CPLD

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 2

 Práctica 11

1.2. COMPETENCIAS A DESARROLLAR.

• El estudiante será capaz de Programar y comparar el funcionamiento de un circuito
combinacional, en una tarjeta FPGA (o CPLD) de acuerdo con las especificaciones
técnicas del fabricante.

1.3 DESCRIPCIÓN DE LAS TARJETAS FPGA (O CPLD).

1.3.1 Descripción de la tarjeta MAX II (ALTERA).

Figura 1.2 Aspecto físico de la tarjeta con el USB Blaster

Especificaciones:
Modelo LC Soft CPLD EPM240T100C5N Junta de Desarrollo Mini
CPLD EPM240T100C5N
Voltaje de entrada DC 5V
JTAG Pines 5X2;
Puerto Con Byte-Blaster/USB Blaster
Circuito de rearme Con botón de reinicio
Pines IO Todos los pines de CPLD son disponibles
Crystal 8 MHz

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 3

 Práctica 11

1.3.2 Descripción de la tarjeta MachXO3 Starter Kit (Lattice semiconductor).

Especificaciones:
• Tarjeta MachXO3L/LF es una tarjeta de 3” x 3”
— MachXO3 FPGA – LCMXO3L-6900C-5BG256C (NVCM Based) or LCMXO3LF-6900C-
5BG256C (Flash Based)
— USB mini-B connector for power and programming
— 4-Mb Serial Flash Memory for boot image and dual-boot support.
— Eight LEDs
— 4-position DIP switch
— Momentary push button switch
— 40-hole prototype area
— Four 2 x 20 expansion header landings for general I/O, JTAG, and external power
— 1 x 8 expansion header landing for JTAG
— 1 x 6 expansion header landing for SPI/I2C
— 3.3 V and 1.2 V supply rails

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 4

 Práctica 11

1.4 MATERIAL Y EQUIPO.

MATERIAL
A). EPM240 Miniboard o MachXO3L/LF
B). Programador Altera USB Blaster (solo si se utiliza Altera)
C). Protoboard
D). Cables dupont, hembra-macho, macho-macho
E). 2 Leds
F). Resistencias
G). Push Botón
F). Fuente de corriente directa (12 V)

1.5 Procedimiento
1.5.1 Procedimiento para utilizar la tarjeta de Altera

1) Iniciar un nuevo proyecto en Quartus II.

Figura 11.3 Creación de un nuevo proyecto

2) Una vez que especificaron el nombre, la ubicación de su proyecto y sigan los pasos
correspondientes hasta llegar a la siguiente ventana:

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 5

 Práctica 11

Figura 11.4 Selección de tarjeta

Se muestra la ventana para seleccionar la tarjeta a utilizar, y el modelo del CPLD, que es
específicamente el que se muestra en azul.

Cuando ya se hace la selección se le da Next.

3) Y como solo estamos utilizando una sola herramienta, en esta ventana damos Next.

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 6

 Práctica 11

Figura 11.5
4) Finish.

Figura 11.6
5) La presente práctica es elaborar un programa en VHDL y sintetizar un circuito
correspondiente en la tarjeta MAX II.

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 7

 Práctica 11

Entonces se debe crear un nuevo proyecto. Como queremos ilustrar el método de ingreso
esquemático, elegimos la opción Block Diagram/Schematic y hacemos clic en OK.

Figura 11.7 Elección de tipo de archivo de diseño.

Inmediatamente la ventana para crear el circuito se abre.
6) El circuito a crear es el siguiente:

Figura 11.8 Circuito para la Captura esquemática

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 8

 Práctica 11

A continuación se evalúa el circuito, de manera que se tendrá que obtener la tabla de

verdad correspondiente.
Z Y X F1 F2
0 0 0 0 1
0 0 1 0 0
0 1 0 0 1
0 1 1 1 1
1 0 0 1 0
1 0 1 1 0
1 1 0 0 0
1 1 1 1 1

Se asigna las variables al esquema, las entradas y las salidas. A partir de dicha asignación
se realiza el proceso de análisis y síntesis.

7) Asignación de pines
Assignments |Pins
La siguiente ventana se muestra el recuadro donde aparecen las variables, entradas y las
salidas del esquema, para asignárselo a la CPLD.

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 9

 Práctica 11

Figura 11.9
8) Después de la asignación de pines, compila el programa.
9) Es momento de armar físicamente el circuito, teniendo la descripción del arreglo de
compuertas, y su respectivo esquemático en Quartus ll. Conectando las entradas y salidas
en la tarjeta MAX ll. Como se muestra en la figura 6.10

CONFIGURACIÓN DE LOS PINES A LA PROTOBOARD

Recuerde que la tarjeta debe ser alimentada externamente y la protoboard también. En la

siguiente figura podemos apreciar que la tarjeta MAX II indica cómo van en los pines,
donde se alimenta y que pines van a tierra.

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 10

 Práctica 11

USB blaster

9-12 V dc

Figura 11.10

CONEXIÓN DE LA TARJETA A LA PC
1) Conectar el USB Blaster, directamente a la tarjeta y a la PC.
2) También es necesario alimentar la tarjeta con una fuente CD de 9 a 12 v.

Cuando se hagan los dos pasos anteriores.

3) Diríjase a la barra de menú, tools/pragrammer.

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 11

 Práctica 11

Figura 11.11
4) Selecciona la opción Hardware Setup... De inmediato se mostrará el recuadro, la fig.
6.12. Ahí mismo, en Currently selected hardware, seleccione USB blaster 0,
close.

Figura 11.12

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 12

 Práctica 11

5) Seleccione la columna de program/configure, los archivos del programa a descargar.

Figura 11.13
6) A continuación vaya a la barra de menú del recuadro de la fig. 6.14 y de clic en
Processing/JTAG Chain Debugger, se mostrará una nueva ventana con respecto a la
configuración del USB blaster.

Figura 11.14

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 13

 Práctica 11

Figura 11.15
7) En el recuadro de la fig. 6.15, de clic en Test JTAG Chain y luego de clic en Start, el cual
es donde se detecta la tarjeta. Cerramos la ventana.

Figura 11.16

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 14

 Práctica 11

8) Una vez programada la GAL, comprueba la salida del circuito con respecto a la tabla de
verdad que en un inicio hallaste. Anota los resultados.

1. 5.2 Procedimiento para utilizar la tarjeta Lattice

1) Para utilizar la tarjeta MachX03LF Starter Kit del fabricante Lattice, se deberá de
emplear la información técnica disponible del fabricante y la que proporciona el docente
titular de la materia, para todo el procedimiento de síntesis y programación de la tarjeta.

2) El circuito a programar en esta tarjeta es el mismo que se utilizó en el caso del uso de la
tarjeta de Altera, mismo que se presenta a continuación.

Figura 11.7 “Circuito a programar en la tarjeta MachX03LF Starter Kit

Ing. Fernando A. Escalante Guerrero Diseño Digital con VHDL 15