DEPARTAMENTO DE ELECTRICA Y ELECTRONICA

DISEO VLSI
INFORME DE TRABAJO DE INVESTIGACION

Autoras y autores:

Nombre completo: Claudia Maricela Anaguano Lamia.

Firma:

Nombre completo: Dennys Segundo Aucancela Arvalo

Firma:

Nombre completo: Lisseth Marilyn Rogel Coronel

Firma:

Nombre completo: Diana Carolina Ynez Villamarn

Firma:

Fecha:

02 de Diciembre del 2014

NRC y Cdigo de curso:

2232 VLSI4

1
 INFORME Mx.
Objetivos 15
Marco Terico 10
Explicacin de la actividad (a. Diagramas, explicacin de
cdigo, proceso de configuracin, ejemplos, ejecucin,
instalacin de prerrequisitos, b) manual de usuario y resumen) 40
Conclusiones 15
Recomendaciones 5
CD (formato de portada y contenidos) 5
Artculo 5
Cumplimiento de formato 5
TOTAL 100
EQUIVALENCIA 2

DEFENSA Mx.
Funcionamiento 15
Sustentacin general del proyecto 20
Congruencia con el informe 15
Cumplimiento con los requisitos 50
TOTAL 100
EQUIVALENCIA 3

NOTA DE PROYECTO INTEGRADOR Mx.

Informe 2
Defensa 3
Video Resumen 0.1
Artculo 0.3
Aportaciones 0.6
TOTAL 6

Nota:
Para ser aceptado el informe debe estar debidamente firmado por cada uno de los
integrantes. La presente matriz de evaluacin debe ser llenada con esferogrfico azul.

Observaciones:

2
Contenido
1. PLANTEAMIENTO DEL PROBLEMA...........................................................5
2. OBJETIVOS............................................................................................... 5
2.1 GENERAL............................................................................................... 5
2.2 ESPECIFICOS.......................................................................................... 5
3. MARCO TERICO..................................................................................... 5
3.1 COMPUERTAS NMOS Y CMOS..................................................................5
3.2 MAPAS DE KARNAUGH...........................................................................6
3.3 DSCH 2- DIGITAL SCHEMATIC EDITOR....................................................7
3.4 MICROWIND........................................................................................... 9
4. EJERCICIOS........................................................................................... 10
4.1.1 DIAGRAMA DE CASOS DE USOS......................................................10
4.1.2 DIAGRAMA DE SECUENCIA.............................................................11
4.1.3 TABLA DE VERDAD..........................................................................11
4.1.4 DEDUCCIN DE LA FUNCIN LGICA.............................................12
4.1.5 SIMPLIFICACIN DE LA EXPRESIN...............................................12
4.1.6 DIAGRAMA ESQUEMTICO.............Error! Marcador no definido.
4.1.7 IMPLEMENTACIN EN MICROWIND Y DSCH...Error! Marcador
no definido.
4.1.7.1 DSCH.............................................Error! Marcador no definido.
4.1.7.2 MICROWIND.................................Error! Marcador no definido.
4.2 DETECTOR DE NMEROS PRIMOS EN BCD_XS_3..............................16
4.2.7 DIAGRAMA UML DE CASOS DE USOS..........................................17
4.2.8 DIAGRAMA UML DE SECUENCIA................................................17
4.2.9 TABLA DE VERDAD....................................................................18
4.1.4 DEDUCCIN DE LA FUNCIN LGICA.............................................19
4.1.5 SIMPLIFICACIN DE LA EXPRESIN...............................................19
4.1.6 DIAGRAMA ESQUEMTICO.............................................................19
4.1.7 IMPLEMENTACIN EN MICROWIND Y DSCH..............................20
4.1.7.1 DSCH......................................................................................... 20
4.1.7.2 MICROWIND............................................................................21
4.3 ALARMA DE INCENDIOS...................................................................22
4.2.1 DIAGRAMA DE CASOS DE USOS......................................................23
4.2.2 DIAGRAMA DE SECUENCIA.............................................................23
4.2.3 TABLA DE VERDAD..........................................................................24
4.2.4 DEDUCCIN DE LA FUNCIN LGICA.............................................24
4.2.5 SIMPLIFICACIN DE LA EXPRESIN...............................................25

3
 4.2.6 DIAGRAMA ESQUEMTICO.............................................................25
7.2.7 IMPLEMENTACIN EN MICROWIND Y DSCH..............................26
4.2.7.1 DSCH............................................................................................ 26
4.2.7.2 MICROWIND................................................................................. 27
4.4 COMPARADOR................................................................................. 28
4.3.1 DIAGRAMA DE CASOS DE USOS......................................................29
4.3.2 DIAGRAMA DE SECUENCIA.............................................................29
4.3.3 TABLA DE VERDAD..........................................................................29
4.3.4 DEDUCCIN DE LA FUNCIN LGICA.............................................30
4.3.5 SIMPLIFICACIN DE LA EXPRESIN...............................................30
4.3.6 DIAGRAMA ESQUEMTICO.............................................................31
4.3.7IMPLEMENTACIN EN MICROWIND Y DSCH....................................36
4.3.7.1 DSCH............................................................................................ 36
4.3.7.2 MICROWIND................................................................................. 37
5. APORTACIONES...................................................................................... 38
6. CONCLUSIONES..................................................................................... 46
7. RECOMENDACIONES.............................................................................. 47
8. CRONOGRAMA....................................................................................... 47
9. BIBLIOGRAFA....................................................................................... 47
10. ANEXOS.............................................................................................. 48
10.1. MANUAL DE USUARIO......................................................................48
10.2. HOJAS TCNICAS............................................................................. 50

4
1. PLANTEAMIENTO DEL PROBLEMA

A diario nuestras exigencias aumentan y con ello la tecnologa para satisfacerlas avanza
con el fin de buscar hacer nuestra vida ms fcil. En la actualidad nos desarrollamos en
un mundo tecnolgico, y en medio de el podemos encontrar un sin nmero de
aplicaciones basadas en circuitos embebidos en todas aquellas cosas que nos rodean.
Por esto es de vital importancia realizar el estudio del diseo de circuitos digitales los
cuales realizan la integracin en escala muy grande de sistemas de circuitos basados
en transistores.

En este documento se presenta la resolucin de problemas cotidianos aplicando la teora

de transistores tipo MOS y de compuertas lgicas adems de los softwares Microwind
y DSCH.

2. OBJETIVOS

2.1 GENERAL

Disear e implementar funciones lgicas para la solucin de problemas de la

vida real, mediante el uso transistores MOS en softwares de simulacin:
Microwind y DSCH.

2.2 ESPECIFICOS.

Representar los problemas mediante diagramas UML.

Encontrar la funcin lgica mediante una tabla de verdad que muestre todas las
posibles combinaciones en el problema planteado.
Simplificar las funciones obtenidas mediante el uso de mapas de Karnaugh.
Realizar el diagrama esquemtico del circuito.
Implementar las soluciones en MICROWIND y DSCH.
Comprobar las soluciones implementadas en los distintos softwares.
Utilizar otras herramientas de simulacin como Electric y LTspice para la
generacin de funciones lgicas.

3. MARCO TERICO

3.1 COMPUERTAS NMOS Y CMOS

La compuerta NMOS corresponde a un transistor MOS de canal N conectado en la
configuracin que se muestra en la figura x. En la figura se observa que la fuente se
encuentra conectada a tierra. Este transistor puede conducir corriente en cualquiera de
sus dos direcciones (Vsal/Vent o viceversa) cuando la tensin en la compuerta (VG)
supere la tensin de umbral para encenderlo, es decir, aplicando un 1 lgico.

5
6
Tambin conocido como tabla de Karnaugh o
diagrama de Veitch, abreviado como Mapa-K o
Mapa-KV.
Es un diagrama utilizado para la simplifcacin de
funciones algebraicas Booleanas.
Reducenla necesidad de hacer clculos extensos
para la simplifcacin de expresiones booleanas. MAPASDEKAR
Consiste en una representacin bidimensional de la
tabla de verdad de la funcin a simplifcar. Puesto NAUGH
que la tabla de verdad de una funcin de N
variables posee 2N flas, el mapa K correspondiente
debe poseer tambin 2N cuadrados. Las variables
de la expresin son ordenadas en funcin de su
peso y siguiendo el cdigo Gray, de manera que
slo una de las variables vara entre celdas
adyacentes.
La transferencia de los trminos de la tabla de
verdad al mapa de Karnaugh se realiza de forma
directa, albergando un 0 un 1, dependiendo del
valor que toma la funcin en cada fla.
Las tablas de Karnaugh se pueden utilizar para
funciones de hasta 6 variables. 3.2 MAPAS DE KARNAUGH
Figura 2. Compuerta de Transmisin PMOS
transistor, en este caso la seal aplicada corresponde a un 0 lgico.
inversa, es decir que la tensin en la compuerta (VG) debe ser negativa para encender el
transmisin NMOS, excepto que la lgica que maneja para entrar en conduccin es
como compuerta de transmisin. Su funcionamiento es similar a la compuerta de
El transistor MOS de canal P conectado en la configuracin de la figura x funciona
Figura 1. Compuerta de Transmisin NMOS
 3.3 DSCH 2 DIGITAL SCHEMATIC EDITOR

Esta aplicacin consta de un editor lgico, basado en captura de esquemas, y un

simulador.
Est orientado a la validacin del circuito lgico antes de pasar a la fase de sntesis
microelectrnica. Proporciona un entorno sencillo para el diseo lgico jerrquico y
simulacin con anlisis de retardos, todo lo cual permite el diseo y validacin de
estructuras lgicas complejas. Una caracterstica muy interesante es la posibilidad de
estimar el consumo de potencia del circuito. Adems, es capaz de generar un fichero
Verilog del circuito lgico que puede tomar como entrada la aplicacin Microwind 2
para crear el Layout.
Descripcin del entorno
El entorno grfico de Dsch 2 es muy sencillo. Consta de una barra de men, una barra
de herramientas con las tareas ms comunes y la superficie de edicin.
Al arrancar la aplicacin aparece una ventana flotante con la librera de smbolos.

Figura 3. Ejemplo de un Diagrama en DSCH

Captura de esquemas
La captura de esquemas se realiza arrastrando los smbolos que aparecen en la ventana
flotante a la superficie de edicin. La definicin de los smbolos se encuentra en
ficheros de extensin .sym (en la carpeta IEEE). Adems de los smbolos establecidos
por la normalizacin, es posible insertar smbolos creados por el usuario (Insert User
Symbol (.SYM)) o esquemas salvados previamente (Insert Another Schema

7
(.SCH)). De esta manera se facilita el diseo jerrquico, utilizando modelos de circuitos
previos en los nuevos.
Para crear un smbolo de usuario utilizamos File Schema to new symbol que salva en
un fichero .sym el esquema completo del circuito actual.
El esquema se puede salvar en un fichero con extensin .sch

Simulacin
La simulacin se realiza sobre el propio esquema mediante Simulate Start
simulation. Los dispositivos virtuales de entrada y salida (teclado hexadecimal, diodo
led y display de 7 segmentos) facilitan la entrada de datos y la visualizacin de
resultados.
La figura siguiente ilustra un instante de la simulacin con 2 teclados hexadecimales
con los valores 4 y 5 respectivamente y el display de 7 segmentos indicando el resultado
de la suma (9 en este caso). Los dispositivos virtuales de E/S no forman parte del
esquema. Junto al esquema aparece una ventana flotante para el control de la simulacin
en curso.

Figura 4. Simulacin en DSCH

Salida para Microwind 2

El proceso es el siguiente:
1. Crear el fichero Verilog: File Make Verilog File. Podemos cambiar el nombre del
fichero asignado por defecto. El fichero Verilog tiene extensin .txt.

8
2. Abrir Microwind 2 y compilar el fichero Verilog creado anteriormente: Compile
Compile Verilog File. En la ventana de dilogo pulsar Compile.

3.4 MICROWIND

Microwind es una aplicacin en la cual es posible disear y simular circuitos a nivel

microelectrnico, es decir a bajo nivel. La aplicacin consta de libreras en las cuales se
puede acceder a componentes ya diseados.
Entorno Microwind
Microwind consta bsicamente de tres componentes principales: una barra de men, una
barra de herramientas y la superficie de edicin. Esta superficie de edicin nos permite
desplegar en silicio transistores CMOS, resistencias, conexiones, etc. Es posible adems
tener activada la paleta, donde se encuentran los primcipales elementos para el
desarrollo de los circuitos integrados.
En la figura 1 se muestra el entorno de Microwind.

Figura 5. Entorno Microwind

Simulacin
El diseo desplegado puede ser simulado a travs del comando Run Simulation, el cual
genera las curvas de evolucin en tensiones y corrientes. En la figura 2 se observa un
ejemplo de las seales de entrada y salida de un circuito integrado.

9
 Figura 6. Seales de entrada y salida de un CI

4. EJERCICIOS

4.1 DECODIFICADOR
Disear un decodificador de 4 a 10 lneas. Un decodificador de BCD a Decimal tiene un
cdigo de entrada de 4 bits y 10 salidas. Las cuales tienen valores solo para las
combinaciones de entrada del 0 al 9.
4.1.1 DIAGRAMA DE CASOS DE USOS

Figura 7. Diagrama de Casos de Usos del Decodificador.

10
 4.1.2 DIAGRAMA DE SECUENCIA

Figura 8. Diagrama de Usos del Decodificador.

4.1.3 TABLA DE VERDAD

La tabla de verdad que se muestra en la Tabla 1. representa el funcionamiento del
circuito a implementar. Se tiene cuatro lneas de entrada (A, B, C, D) que representa las
entradas del cdigo BCD, y diez lneas de salida (Y0, Y1,Y9), una para cada dgito
decimal.
Estas salidas son mutuamente excluyentes debido a que solo una salida puede ser igual a
1 en cualquier momento.
Tabla 1. Tabla de verdad Ejercicio

11
 4.1.4 DEDUCCIN DE LA FUNCIN LGICA
Para la deduccin de las funciones lgicas, se utilizar el mtodo de mapas de
Karnaught. En este caso en lugar de dibujar 10 mapas, se dibujar un solo mapa donde
se escribe cada una de las variables de salida, Y0Y9, que representa su mintrmino,
como se muestra en la figura 2. Debemos considerar que para este caso existen 6 valores
de no importancia, que representan los valores en decimal del 10 al 15 los cuales se
marcarn con X.

Figura 9. Mapa K del Decodificador.

A partir del Mapa K, que se muestra en
la figura 2, y de los mintrminos de las variables de salida, podemos deducir las expresiones
para cada una de ellas.

Y0 = ABCD Y5 = ABCD
Y1 = ABCD Y6 = ABCD
Y2 = ABCD Y7 = ABCD
Y3 = ABCD Y8 = ABCD
Y4 = ABCD Y9 = ABCD

4.1.5 SIMPLIFICACIN DE LA EXPRESIN

Para la simplificacin de las variables de salida, se trabaja en agrupaciones con los valores de no
importancia. Estas agrupaciones en el mapa K se muestran en la figura 3.

Figura 10. Mapa K del Decodificador.

Los valores de las funciones simplificadas son los siguientes:

12
 Y0 = ABCD Y5 = BCD
Y1 = ABCD Y6 = BCD
Y2 = BCD Y7 = BCD
Y3 = BCD Y8 = AD
Y4 = BCD Y9 = AD

4.1.6 DIAGRAMA ESQUEMTICO

El diagrama esquemtico con las seales de entrada y las lneas de salida simplificadas
se representan en la figura 11.

Figura 12. Diagrama esquemtico del Decodificador.

ELEMENTOS:
18 Compuertas AND
4 Inversores
10 resistencia 330 W
1 diodo led

13
4.1.7 IMPLEMENTACIN EN MICROWIND Y DSCH
4.1.7.1 DSCH

Figura 13. Implementacin del circuito en DSCH

14
Figura 14. Seales de Salida del Decodificador simulado en DSCH
4.1.7.2 MICROWIND

Figura 15. Implementacin del circuito en

Microwind.

15
 Figura16. Seales de salida del decodificador implementado en Microwind.
4.2 DETECTOR DE NMEROS PRIMOS EN BCD_XS_3

Se quiere realizar un circuito que reciba un nmero en BCD-XS3 (4 bits) y devuelva 1

si el nmero recibido es primo, y devuelve cero si no lo es. Se considera el nmero uno
como nmero primo. El cero no es un nmero primo. En ningn caso el circuito recibir
nmeros que no estn codificados en BCD- XS3.

Figura 17 Cdigo BCD_XS3

4.2.7 DIAGRAMA UML DE CASOS DE USOS

16
 Figura 18 Diagrama de casos de usos para el detector de nmeros
primos en BCD_XS3

4.2.8 DIAGRAMA UML DE SECUENCIA

NMEROS NO PRIMOS

Figura19. Diagrama de Secuencia para detector de nmeros no primos en

BCD_XS_3

NMEROS PRIMOS

Figura20 Diagrama de Secuencia para detector de nmeros primos en BCD_XS_3

4.2.9 TABLA DE VERDAD

17
 Tabla 2 Tabla de verdad Ejercicio detector de nmeros primos en BCD_XS_3

A B C D F

0 0 0 0 X

0 0 0 1 X

0 0 1 0 X

0 0 1 1 0

0 1 0 0 1

0 1 0 1 1

0 1 1 0 1

0 1 1 1 0

1 0 0 0 1

1 0 0 1 0

1 0 1 0 1

1 0 1 1 0

1 1 0 0 0

1 0 1 1 X

1 1 1 1 X

F=0 No es nmero primo

F=1 Es nmero primo

Nota: F=X cuando las combinaciones de las entradas no corresponden a cdigo BCD
XS_3 se visualizar en la simulacin con valor igual a igual a 0.

4.1.4 DEDUCCIN DE LA FUNCIN LGICA

F= A B C D+ A
B
C D+
A B CD + A
B C D+ A
BCD

4.1.5 SIMPLIFICACIN DE LA EXPRESIN

18
 Tabla 32 Mapa Karnaugh para detector de nmeros primos en BCD XS_3

CD 00 01 11 10
AB
00

01
1 1 1
11

10
1 1

F ( A , B , C , D )= (1,3,5,9,11)
B C+
F ( A , B , C , D )= A A B D+
A B D

4.1.6 DIAGRAMA ESQUEMTICO

U1:A

A 1 1 2

U2:A
7404
1
3
2

7408
U2:B
B 1 4
6
5

U1:B 7408

C 1 3 4

7404 U2:C
9
8

D 1 10
U2:D
7408 12 U4:A
11 1
13 3
2
7408
U1:C 7432

5 6
U4:B
4
M0
7404 U3:A 6
R1
1 5 330
3 LED-GREEN
2 7432

U1:D 7408

13 12
U3:B
4
7404
6
5

7408

Figura 21 Diagrama Esquemtico: detector de nmeros primos en BCD XS_3

Elementos:

6 compuertas AND 7408

4 compuertas NOR 7402
2 compuertas OR 7432
1 resistencia 330 W
1 diodo led

19
 4.1.7 IMPLEMENTACIN EN MICROWIND Y DSCH
4.1.7.1 DSCH

Figura 22. Circuito en DSCH del Ejercicio detector de nmeros primos en BCD
XS_3

20
Figura 23 Resultados del Circuito en DSCH del Ejercicio detector de nmeros
primos en BCD XS_3
4.1.7.2 MICROWIND

Figura 24 Circuito en Microwind del Ejercicio detector de nmeros primos en

BCD XS_3

21
 Figura 25 Resultados del Circuito en Microwind del Ejercicio XX
4.3 ALARMA DE INCENDIOS

Se requiere un circuito para activar la alarma de incendios (A) para la evacuacin de un

edificio. Para ello se tiene un sensor de gases (G), un sensor de humos (H), y dos
seales procedentes de un termmetro que indican si la temperatura es mayor de 45C
(T45) y si la temperatura es mayor de 60C (T60).
Debido a que veces los sensores detectan humos y gases que no siempre proceden de
incendios (por ejemplo de los cigarrillos o las cocinas), para evitar falsas alarmas, la
seal A se activara cuando se cumplan las siguientes condiciones:
Si la temperatura es mayor a 60C siempre activara la alarma
Si la temperatura est entre 45C y 60 C se activar la alarma solo si han
detectado gases o humos (o ambos).
Si la temperatura es menor de 45C se activara la alarma solo si detectan gases y
humos

Resumiendo, las 4 seales binarias de entrada y salida

G: vale 1 si detecta GAS resultante de la combustin
H: vale 1si se detecta HUMO
T45: vale 1 si la temperatura es superior a 45C
T60: vale 1 si la temperatura es superior a 60C

La seal de salida A (alarma) se activar a nivel alto.

22
 4.2.1 DIAGRAMA DE CASOS DE USOS

Figura 26 Diagrama de Casos de Usos Ejercicio de Alarma de

incendios
4.2.2 DIAGRAMA DE SECUENCIA

23
 Figura 27 Diagrama de Secuencia de Alarma de incendios
4.2.3 TABLA DE VERDAD

Tabla 3: Tabla de verdad del ejercicio Alarma de incendios.

ENTRADAS SALID
A
G H T4 T6 A
5 0
0 0 0 0 0
0 0 0 1 1
0 0 1 0 0
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1

4.2.4 DEDUCCIN DE LA FUNCIN LGICA

H
A=G T 45 T 60+ G
H
T 45 T 60+ G
H T 45T 60+ G
HT 45 T 60+ G
HT 45T 60+G H
T 45 T 60+G H
T 45

4.2.5 SIMPLIFICACIN DE LA EXPRESIN

24
 Tabla 4 Mapa Karnaugh para el Ejercicio Alarma de incendios

GH 00 01 11 10

GH
GH GH
GH
T45
T60
1 1
T 45 T 60

2
T 45 T 60
1 1 1

1
11 T 45 T 60
1 1

1 1

10 T45 T 60 1 1 1

F ( A , B , C , D )= (1,3,5,6,7,9,10,11,12,13,14,15)

F ( A , B , C , D )=GH +T 60+T 45(H +G)

4.2.6 DIAGRAMA ESQUEMTICO

U2:A
1

G 1 2
3

7408
U3:A
1
3
2

7432

H 1 U1:A
1
3
2
U3:C
7408 9 A
8
R1
10 330
LED-GREEN
T45 1 U1:B
7432

4
6
5

7408
U3:B
4
6 ALARMA DE INCENDIOS
T60 1 5

7432

Figura 28 Diagrama Esquemtico: ALARMA DE INCENDIOS

25
Elementos:
3 compuertas AND 7408
3 compuertas NOR 7402
1 resistencia 330 W
1 diodo led

4.2.7 IMPLEMENTACIN EN MICROWIND Y DSCH

4.2.7.1 DSCH

Figura 29. Circuito en DSCH del Ejercicio Alarma de incendios.

26
Figura 30 Resultados del Circuito en DSCH del Ejercicio Alarma de incendios.

4.2.7.2 MICROWIND

Figura 31 Circuito en Microwind del Ejercicio XX

27
 Figura 32 Resultados del Circuito en Microwind del Ejercicio XX

4.4 COMPARADOR
Realizar un circuito que recibe dos nmeros binarios puros (sin signo): A[3,0],
B[3,0] e indica por la salida S si A es mayor que B, dado bajo las siguientes
condiciones:
La salida S=1 cuando A>B, en otro caso S=0
El bit ms significativo es el bit 3.
Debe obtenerse la funcin mnima mediante mapas de Karnaugh, pero
debido a que el circuito tiene 8 entradas y resulta difcil de hacer el mapa
de Karnaugh con tantas variables, el circuito se implementar en dos
mdulos.
Primero se deber realizar un circuito que compare los dos bits menos
significativos de A y B, y devuelva 1 si el nmero (A1A0) es mayor
que el nmero (B1B0). Esta salida (N) ser la entrada del segundo
comparador.
Despus de haber hecho el primer comparador (de 4 entradas) se
realizar el segundo comparador (de 5 entradas). Este comparador recibe
los dos bits ms significativos de A y B, y la seal N que indica si
(A1A0) > (B1B0).
El segundo comparador es muy similar al primero, nicamente cuando
(A3A2) = (B3B2) ser necesario utilizar la seal N.
Para el mapa de Karnaugh del segundo comparador se recomienda tomar
la seal N como la 5 variable.

28
 4.3.1 DIAGRAMA DE CASOS DE USOS

Figura 33 Diagrama de Casos de Usos Ejercicio de Nmeros

Binarios
4.3.2 DIAGRAMA DE SECUENCIA

Figura 34 Diagrama de Secuencia de Nmeros Binarios

4.3.3 TABLA DE VERDAD SALIDA N

S=1 A>B S=0 AB

29
SALIDA N
Primero se llevar a cabo la tabla de verdad del primer comparador para obtener la
funcin N.

Si (A1A0)>(B1B0) entonces N=1

Tabla 4 Primera tabla de verdad para N
A1 A0 B1 B0 N
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 1
1 0 0 1 1
1 0 1 0 0
1 0 1 1 0
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0

4.3.4 DEDUCCIN DE LA FUNCIN LGICA

FUNCIN LGICA

4.3.5 SIMPLIFICACIN DE LA EXPRESIN

Tabla 5 Mapa K del Ejercicio

30
 4.3.6 DIAGRAMA ESQUEMTICO

Figura 35 Diagrama Esquemtico del Ejercicio de Toldo Automtico

4.3.7 TABLA DE VERDAD SALIDA M1

N=0
En el caso del segundo comparador, se debe tomar en cuenta como entrada la anterior
salida N, la cual podr tener dos valores cuando N=0 se indica que los dos bits menos
significativos de A son menores a los dos bits menos significativos de B, y por ende

31
cuando se tiene N=0 se realiza la comparacin de los bits ms significativos sin tener
consideraciones adicionales para la salida M.
En el caso de que N=1, se sabe que los dos bits menos significativos de A son mayores a
los dos bits menos significativos de B por tanto, se debe considerar el caso de que los
dos bits ms significativos de A y B son iguales ya que debido a la consideracin de N,
la salida M va a ser 1 en este caso, y en el caso de que los dos bits ms significativos de
A sean mayores que los de B.

Tabla 5 Primera tabla de verdad para N

N A3 A2 B3 B2 M
0 0 0 0 0 0
0 0 0 0 1 0
0 0 0 1 0 0
0 0 0 1 1 0
0 0 1 0 0 1
0 0 1 0 1 0
0 0 1 1 0 0
0 0 1 1 1 0
0 1 0 0 0 1
0 1 0 0 1 1
0 1 0 1 0 0
0 1 0 1 1 0
0 1 1 0 0 1
0 1 1 0 1 1
0 1 1 1 0 1
0 1 1 1 1 0

4.3.4 DEDUCCIN DE LA FUNCIN LGICA

1. FUNCIN LGICA

32
 4.3.5 SIMPLIFICACIN DE LA EXPRESIN

Tabla 3 Mapa K del Ejercicio

4.3.7 TABLA DE VERDAD SALIDA M2

Se puede observar en esta caso que la tabla de verdad cuando N=0, es idntica a la
anterior tabla cuando solo se comparaba los dos bits menos significativos.
N=1

Tabla 6 Primera tabla de verdad para N

N A3 A2 B3 B2 M
1 0 0 0 0 1
1 0 0 0 1 0
1 0 0 1 0 0
1 0 0 1 1 0
1 0 1 0 0 1
1 0 1 0 1 1
1 0 1 1 0 0
1 0 1 1 1 0
1 1 0 0 0 1
1 1 0 0 1 1
1 1 0 1 0 1
1 1 0 1 1 0
1 1 1 0 0 1
1 1 1 0 1 1

33
 1 1 1 1 0 1
1 1 1 1 1 1

4.3.4 DEDUCCIN DE LA FUNCIN LGICA

2. FUNCIN LGICA

4.3.5 SIMPLIFICACIN DE LA EXPRESIN

Tabla 7 Mapa K del Ejercicio

FUNCION M

34
4.3.6 DIAGRAMA ESQUEMTICO

Figura 36 Diagrama Esquemtico del Ejercicio de Toldo Automtico

4.3.6 DIAGRAMA ESQUEMTICO TOTAL

Figura 37 Diagrama Esquemtico del Ejercicio de Toldo Automtico

35
4.3.7IMPLEMENTACIN EN MICROWIND Y DSCH
4.3.7.1 DSCH

Figura 38 Circuito en DSCH del Ejercicio Comparador

Figura 39 Resultados del Circuito en DSCH del Ejercicio Comparador

36
 4.3.7.2 MICROWIND

Figura 40 Circuito en Microwind del Ejercicio Comparador

Figura 41 Resultados del Circuito en Microwind del Ejercicio Comparador

37
5. APORTACIONES

Electric (software)
The Electric VLSI Design System es una herramienta de Electronic design automation,
es decir, diseo de componentes electnicos asistidos por computadora (EDA o ECAD),
escrita por Steven M. Rubin. Electric se usa para dibujar esquemas y disposiciones
(layouts) de circuitos integrados. Puede manejar lenguajes de descripcin de manejo de
hardware tales como VHDL y Verilog.

Figura 42 Captura del programa

Electric ha sido open-source durante muchos aos, y est disponible actualmente bajo
licencia Free Software Foundation GNU.
Herramientas y tecnologas

Electric incorpora muchas herramientas de sntesis y anlisis:

Design rule checking, dos comprobadores incluidos y dos interfaces para

herramientas industriales.

Electrical Rule Checking, un comprobador Pozo/Sustrato y un comprobador

de Efecto antena.

Simulacin, dos simuladores incrustados e interfaces para ms de una docena de

herramientas de la industria (Spice, Verilog, etc.)

Routing, cinco enrutadores (encaminadores) diferentes para varios propsitos

especiales.

38
 Generadores, un generador PLA un generador celular, un generador pad frame, y
un generador ROM.

Esfuerzo lgico, una herramienta para analizar el esfuerzo lgico de un circuito

y cambiando el tamao de las puertas lgicas.

LVS (layout vs. schematic, disposiciones contra esquemas), una herramienta que
compara dos representaciones cualesquiera de un circuito.

I/O, la capacidad de leer y escribir descripciones de circuitos en varios formatos,

incluyendo CIF, GDS, EDIF, DXF, y VHDL. Puede trabajar tambin con otros
sistemas, tales como Eagle, Pads, ECAD, y Sue.

Electric soporta muy distintas tecnologas de diseo, tales como:

CMOS

NMOS

Bipolar

Schematics

Artwork

Instalacin y ejecucin del programa

Para obtener la ltima versin de Electric se descarga la versin source de Electric de la

siguiente pgina: http://www.staticfreesoft.com/productsFree.html

La carpeta descargada es un empaquetado JAR por lo tanto es necesario tener instalado

una versin de Java 1.6 o posteriores, para Ubuntudesde el centro de software se instala
OpenJDK Java7.

39
 Figura 43. Ventana de Descarga de Software
Para crear un nuevo proyecto realizamos los siguientes pasos: fileNew Library
Guardar el proyecto en: fileSave as Practica 1 una vez generado el archivo dando
clic derecho se elige el tipo de simulacin realizar as se indica en la figura xx

Figura 44. Seleccin del tipo de esquema a construir

En la barra de tareas nos dirigimos a filepreference y se elige la escala de los

elementos.
Electric ofrece varias opciones para crear y escoger diferentes tecnologas para el diseo
VLSI. Dentro de estas tenemos las reglas MOSIS las cuales son predeterminadas por la
herramienta.
Como ejemplo seleccionamos el proceso C5 de 0.5m,entonces se debe escoger la
escala en lambda de 300nm en: file preferences Technology Scale

40
 Figura 45. Seleccin dela Tecnologa
Electric nos ofrece una paleta de componentes donde se elige la librera de componentes
segn se requiera simular como se indica la figura xx

Figura 46. Paleta de componentes en Electric

Creacin del layout

Vamos a crear un inversor cuyos transistores tengan las siguientes propiedades:

41
Para crear el inversor vamos a Components y seleccionamos los transistores Pmos y
Nmos.
Para editar las propiedades del transistor Nmos se selecciona y pulsando Ctrl+I se
asignan W=5 y L=2. (nota: la escala es de 300 nm)

Figura 46. Seleccin dela Tecnologa

Adicionalmente para aadir nombres sustratos se emplea tolos Simulation (Spice)

Set Spice Models donde ingresamos la etiqueta deseada:

42
 Figura 47. Nombrando los elementos mediante etiquetas

Una vez editados los transistores Nmos y Pmos procedemos a ubicar los contactos, para
Nmos con pWell y Pmos con nWell

Figura 48. Seleccin de elementos

Para unir los contactos al transistor simplemente le damos un click derecho al transistor
(1) y luego un click izquierdo alcontacto (2).

43
 Figura 49. Unin de elementos
Creamos los barrajes de VDD en la parte superior y GND en la parte inferior, luego
unimos el contacto izquierdo del Pmos a VDD y el contacto izquierdo del Nmos a GND
y los contactos derechos de los transistores entre si. (Nota: revisar peridicamente el
DRC con F5 o desde Tools DRC Check Hierarchically)

Figura 50. Circuito inversor

Para realizar la simulacin:

Para simular se requiere adicionar un cdigo de simulacin spice para esto vamos a
Components y en Misc. spice code. A continuacin se muestra el cdigo de
simulacin.

44
 vdd VDD 0 DC 5
vin A 0 plus(0.5 10n 0.5n 0.5n 20n)
vin2 B 0 DC 5
cload out 0 500fF
.tran 0 40n
.include C:\electric\C_models.txt

Necesitamos generar el archivo de simulacin .spi para esto nos dirigimos a:

ToolsSimulation (Spice)Writte Spice Model

Para simular utilizaremos LTspice IV, es una herramienta libre que funciona sobre
windows, entonces debemos instalar wine y luego descargar el simulador desde la
pgina: http://www.linear.com/designtools/software/

Figura 51. Compilacin al abrir el archivo creado en electric a Ltspice

45
Luego de abrir LTspice nos dirigimos a la carpeta donde guardamos el proyecto y
abrimos el archivo .spi que fue generado por Electric

Figura 52. Simulacin en LTspice de un inversor creado en Electric

6. CONCLUSIONES

Se concluy que la implementacin de las aplicaciones en los circuitos

intergrados se reducen de manera considerable cuando se utilizan las
expresiones lgicas AOI. Esto premite el ahorro de materiales, reduccin de
costos, ahorro de energa y optimizacin de espacio.

Al manejar otro tipo de software para generar los circuitos deseados vemos una
mayor complejidad como se muestra en Electric Software donde para realizar la
simulacin depende de un programa adicional para compilar y llamar a las
libreras por lneas de comando en LTspice.
Es importante revisar y ser minucioso con cada conexin a realizar ya que una
falla e estas puede ocasionar problemas en todo el circuito.
Se verific las tablas de verdad utilizando pulsadores y encendiendo leds.
Adems se utiliz seales de reloj que permiten ver pulsaciones en distintos
tiempos que visualizan los distintos casos de las tablas de verdad.

A menor nmero de compuertas, mejor es el procesamiento de las seales en

tiempo real.

46
7. RECOMENDACIONES

Se recomienda preparar y analizar el diseo de los circuitos integrados antes de

ser implementados en las herramientas de simulacin, de tal manera que sea
posible realizar diagramas ordenados y entendibles.
Al implementar los circuitos en el software DSCH tener cuidado con las
conexiones, debido a que las mismas en ocasiones se modifican y pasan
desapercibidas por el usuario.
Al emplear Electric Simulate aadir el path del programa y descargar el
compilador para generar la funcin que permite ejecutar desde LTspice.
Clau

8. CRONOGRAMA

Figura 53. Cronograma de Actividades.

9. BIBLIOGRAFA

http://atc2.aut.uah.es/~marcos_s/recursos/GuiaMicroWind.pdf.

Elamaran, V., Reddy, N. B. P., & Abhiram, K. (2012, December). Low power
prescaler implementation in CMOS VLSI. In Emerging Trends in Electrical
Engineering and Energy Management (ICETEEEM), 2012 International
Conference on (pp. 16-19). IEEE.

http://www.staticfreesoft.com/productsSoftware.html

47
10. ANEXOS
10.1. MANUAL DE USUARIO
10.1.1 Diseo y simulacin en el software DSCH
Una vez encontrada la funcin de cualquier circuito integrado en general y
reducida a su mnima expresin, procederemos a realizar la simulacin de la
aplicacin en la herramienta DSCH.
Doble clic en el archivo ejecutable del programa DSCH2.exe.
Se iniciar el programa como se muestra en la figura 18

Figura 54. Ventana de la herramienta DSCH.

Para realizar la implementacin de las compuertas, se conectan los transistores

PMOS en la red PUN y NMOS en la red PDN. La manera de conexin de los
transistores depender de la compuerta que se quiera disear, de la siguiente
forma:
o Compuerta Inversor: Transistores en serie, un PMOS en el PUN y un
NMOS en el PDN.
o Compuerta NOR: Transistores PMOS en serie en el PUN y transistores
NMOS en paralelo en el PDN.
o Compuerta NAND: Transistores PMOS en paralelo en el PUN y
transistores NMOS en serie en el PDN.

Los elementos se pueden agregar al lienzo de trabajo desde la librera de

smbolos. Las configuraciones de las compuertas se muestran en la figura 19.

48
 Figura 55. Diseo de compuertas en DSCH

Se agregan las entradas de las compuertas a travs del cono Button que e
encuentra en la librera de smbolos
Las salidas de cada compuerta (Unin de la red PUN y PDN) se conectan a un
diodo led para su comprobacin. El diodo led se puede agregar desde la librera
de smbolos. El funcionamiento de las compuertas se muestra en las figuras 20 y
21.

Figura 56. Simulacin del comportamiento de las compuertas.

49
 Figura 571. Seales de funcionamiento de las compuertas.

10.1.2 Diseo y simulacin en el software Microwind

Una vez encontrada la funcin de cualquier circuito integrado en general y
reducida a su mnima expresin, procederemos a realizar la simulacin de la
aplicacin en la herramienta Microwind.
Doble clic en el archivo ejecutable del programa Microwind31.exe.
Se iniciar el programa como se muestra en la figura 22.

Figura 58. Ventana de la herramienta Microwind.

50
 Para realizar la implementacin de las compuertas, se conectan los transistores
PMOS en la red PUN y NMOS en la red PDN. La manera de conexin de los
transistores depeder de la compuerta que se quiera disear, de la siguiente
forma:
o Compuerta Inversor: Transistores en serie, un PMOS en el PUN y un
NMOS en el PDN.
o Compuerta NOR: Transistores PMOS en serie en el PUN y transistores
NMOS en paralelo en el PDN.
o Compuerta NAND: Transistores PMOS en paralelo en el PUN y
transistores NMOS en serie en el PDN.

Para implemetnar un transistor en la herramienta Microwind se utiliza un

sustrato tipo P, adems de agregar una mscara de Polisilicio. Para los
transistores tipo NMOS se debe agregar una capa de impurezas tipo N+. Para los
transistores tipo PMOS se debe agregar una capa de impurezas tipo P+.
Es importante mencionar que las variables de entrada al igual que las funciones
de salida pueden ser conectadas con capas de Metal 1 o 2 . De la misma manera
para la conexin de alimentacin y de tierra para el circuito.
Los elementos de alimentacin, tierra, seal de reloj (para las variables de
entrada), y los nodos visisbles para visualizacin de resultados se pueden aadir
directamente desde la Paleta del Microwind.

Las configuraciones de las compuertas se muestran en las figuras 23, 25 y 25.

Figura 59. Diseo de compuerta Inversor en Microwind

51
 Figura 602. Diseo de la compuerta NOR en Microwind.

Figura 61. Diseo de compuerta NAND en Microwind.

Las salidas de cada compuerta (Unin de la red PUN y PDN) se puede visualizar
al correr la simulacin en el cono de la barra de herramientas. Un ejemplo de
visualizacin de la seal de salida se muestra en la figura 26, donde se observa la
del salida del inversor.

52
 Figura 32. Simulacin del comportamiento de la compuerta Inversor.

10.1.2 Manual de Usuario de la Herramienta Power Designer.

Abrimos el programa y damos clic en File, posteriormente en New Model.
Se despliega una ventana que nos permitir escoger el diagrama deseado. En el
men Category elegimos la carpeta Bussiness y en el men Category tems
elegimos Use Case Definition.

Figura 63 Diagrama de Casos de uso

Finalmente damos clic en Ok.

Se desplegar el rea de trabajo con su respectiva paleta para el diseo.
Para elegir el actor, es posible arrastrarlo desde la paleta que presenta la
herramienta. Se asigna el nombre que le corresponda.
Para escribir los posibles casos que definen a nuestra aplicacin se escoge la
opcin Use case la misma que se encuentra en la paleta. Le asignamos el
nombre correspondiente.
Las Asociaciones se realizan arrastrndolas directamente desde la paleta. En la
figura 28 se presenta el Diagrama de Casos de Uso terminado.

53
 Figura64. Diagrama de Casos de Uso

De igual manera para el desarrollo de un diagrama de Secuencias damos clic en

File y New Model.
Se despliega una ventana que nos permitir escoger el diagrama deseado. En el
men Category elegimos la carpeta Application y en el men Category tems
elegimos Uml Sequence Diagram.

Figura 654. Diagrama de Secuencias.

Finalmente damos clic en Ok.

Se desplegar el rea de trabajo con su respectiva paleta para el diseo.
Para elegir el actor, es posible arrastrarlo desde la paleta que presenta la
herramienta. Se asigna el nombre que le corresponda.
Arrastramos el objeto que se encuentra en la paleta, al rea de trabajo. Le
asignamos el nombre correspondiente.
Las Asociaciones se realizan arrastrndolas directamente desde la paleta. En la
figura 28 se presenta el Diagrama de Casos de Uso terminado.
Las asociacin se realizan con el botn Procedure Call Message, para lo cual la
arrastramos desde nuestro actor hasta el objeto y le damos el nombre requerido.

54
 Finalmente para realizar la accin escogemos desde la paleta la opcin Self
Messange y dando doble clic escribimos la accin. En la figura 30 se presenta el
Diagrama de Secuencias terminado.

Figura 66. Diagrama de Secuencias.

10.2. HOJAS TCNICAS

55