Lab 15 Cambiado

1 LAB N15 DISPOAITIVOS Y
CIRCUITOS ELECTRONICOS II
DISPOSITIVOS Y CIRCUITOS
ELECTRONICOS II
Laboratorio N 15
DISEO JERARQUICO
INTEGRANTES:
Crdova Romero Brando
Rodriguez Hernandez Carlos
Gutierrez Lujan Jhonny
PROFESOR:
Ramn Robalino
Fecha de Realizacin: 21 de Noviembre

Fecha de Entrega: 28 de Noviembre
2016
DISEO JERARQUICO
Objetivos
1. Usar el VHDL como herramienta de edicin de bloques funcionales a medida.
2. Usar el VHDL en la edicin mediante grfico y texto.
3. Integrar bloques funcionales en sistemas de mayor complejidad usando diseo

jerrquico.
4. Asignacin de pines al proyecto para su grabacin.
Introduccin Terica
Preparacin
Para el desarrollo de esta experiencia el alumno debe tener claro los conceptos dados
en la clase terica, revisar sus apuntes y afianzar sus conocimientos con el texto base
y la bibliografa del curso
Procedimiento
I. Se requiere realizar el diseo de un sistema que controle un motor el cual acciona

una faja que transporta cajas como el que se muestra en la figura:
Sensores de
Posicin final
El sistema debe de tener los siguientes controles:

a. Un interruptor de habilitacin de todo el sistema.

b. Un pulsador Start / Stop
c. Controles de configuracin de nmero de cajas, borrado de nmero de cajas
d. Control para cambiar el sentido de giro del motor.
La estructura del sistema esta descrito mediante el siguiente diagrama de bloques:
Los siguientes circuitos conforman los bloques de la parte lgica:
Bloques 1, 2, 4, 6.
Bloque 3.
BEGIN
IF N[3..0]==C[3..0] THEN
igual=B"1";
ELSE
igual=B"0";
END IF;
END;
Bloque 5A.
Bloque 5B.
BEGIN
IF A[3..0]>B[3..0] THEN
AmayorB=B"1";
ELSE
AmayorB=B"0";
END IF;
END;
Se requiere en este diseo:
1. Realizar los bloques usando el editor grfico o el de texto de acuerdo a

cada caso.
2. Compilarlos y depurarlo.
3. Simularlos y comprobar su correcto funcionamiento.
4. Generar un archivo de librera de cada bloque.
Una vez terminado el diseo de los bloques de la parte lgica. Realizar la integracin
de todo el sistema usando los archivos de librera antes editado. De acuerdo al
siguiente diagrama:
El diagrama final debe ser compilado, depurado y simulado hasta obtener un sistema
sin errores.
Luego se realizara el proceso de asignacin de pines considerando los siguientes
pines para las entradas indicadas.
Entradas:
Habilitacin: interruptor
StartStop: pulsador
Borrado: interruptor
NumeroCajas: pulsador
CajaSensadas: interruptor
EntidoGiro: interruptor
IncreVelocidad: pulsador
DecreVelocidad: pulsador
RelojModulador: CLK
Salida:
Ccomparacion: LED
Ccomparacion: LED
SalidaModulador: LED
BLOQUES DEL SISTEMA

Para el desarrollo de los bloques pedidos (1, 2, 3, 4, 5, 6), necesitamos primero crear
los contadores que los conforman, es decir, el 7490, 7493 y 74192.
C.I. 7493:
Creamos el smbolo para este integrado y lo conectamos as para probar su correcto

funcionamiento.
Creamos el Test Brench y los estmulos, lo obtenido es lo siguiente
Este contador cambiar de estado en los flancos negativos del clock. Empezamos
reseteando la cuenta para empezar desde 0 y observamos la cuenta de 0 a 15 y luego
vuelve a empezar en 0. El bit ms significativo es q3 y el bit menos significativo es q0.
C.I. 7490:
Para este integrado, necesitamos de un flipflop rs, el cual se desarroll en cdigo
VHDL.
Flipflop RS:
library IEEE; architecture Behavioral of end if;
use FlipFlopRS is end if;
IEEE.STD_LOGIC_1164.ALL; begin end process;
entity FlipFlopRS is process(r,s,clk,reset) notq<=not q;
port( begin end Behavioral;
if reset='1' then
q<='0';
r,s,clk,reset:in std_logic; elsif (clk'event and clk='1')
q: buffer then
std_logic; if(r='1')and(s='0') then
notq: out q<='0';
std_logic); elsif(r='0')and(s='1')
end FlipFlopRS; then q<='1';
elsif(r='0')and(s='0')
then q<=q;
Creamos el smbolo para comprobar luego su funcionamiento.
Si bien el contador funciona con flancos negativos, se le coloc un inversor en la

entrada del CLOCK para trabajar, esta vez, con flancos positivos.
Primero reseteamos la cuenta para que empiece en 0 y observamos la cuenta desde 0

hasta 9 (lnea amarilla) y luego regresa a 0 para continuar la cuenta. Este es un
contador de dcadas (mdulo 10).
C.I. 74192:
Para este integrado, se us el smbolo CB4CLED, el cuales un contador de 4 bits con
cuenta UP/DOWN (Cuando UP=0, descuenta, cuando UP=1, cuenta). Para obtener lo
pedido, se coloc un flipflop RS que nos dar un 1 para que cuente y un 0 para que
descuente. Como las entradas UP y DOWN del circuito en general son pulsadores, se
coloc en la entrada del CLOCK una compuerta OR para que cualquiera de esos
pulsadores aumente o disminuye la cuenta del contador. Se usarn los flancos
negativos del CLOCK para asegurarnos que la seleccin de UP/DOWN sea primero
.
Creamos el smbolo para luego simularlo.
En la simulacin, primero se realiza una cuenta UP y luego una DOWN.
Observamos que el clock del flipflop SR es el de mayor frecuencia pues debe cambiar
el estado de su salida cuando cambia UP o DOWN.
Primero se resetea y se inicia la cuenta hasta 1000, luego inicia el descuento hasta
0000 y regresa a 1111 para seguir descontando. La carga load indicar una pausa a la
cuenta cuando est en 0, si est en 1, la cuenta se realiza en forma normal.
Una vez creados estos contadores, procedemos a crear los bloques.

BLOQUES 1, 2, 4, 6
Y luego creamos su respectivo smbolo para usarlo luego.
BLOQUE 3:
Es un comparador de igualdad.
Simulando
Observamos que la saliva B solo se pone activo cuando N y C son iguales, de lo

contrario siempre estar en 0.
Luego creamos el smbolo correspondiente a este bloque.
BLOQUES 5A
Observamos que para el clock del flipflop RS del contador 74192 ser el clock general
llamado reloj pwm.
Creamos el smbolo de este bloque para usarlo luego.
BLOQUES 5B
Es igual al bloque 3, en este caso la salida ser 1 cuando A sea mayor que B.
La salida solo est en alto cuando A sea mayor que B.

Luego creamos el smbolo correspondiente
Finalmente, juntamos todos los smbolos creados como nos muestra el resultado final.
Aplicacin de lo aprendido
1. Realice el diseo para la sincronizacin de movimiento de dos fajas que transportan

cajas en funcin de dos sensores colocados como se muestra en la figura.
Los motores tienen como mando las lneas de Start/Stop y de Cambio de sentido de Giro
La condicin es que por criterios de ahorro de energa las fajas no deben de moverse si no
estan transportando cajas.
1 Diagrama de bloques
2
PUENTE H
4
5
6
7
8
9
10
11
12
13 b) Indicar la funcin lgica realizada por cada bloque.
HABILITADOR START/STOP
Contiene un Flip-Flop T para mediante pulsos Iniciar o Parar al sistema
SISTEMA LGICO DE SENSADO DE CAJAS
Contiene dos sensores (Fotodiodo emisor y receptor) que juntamente a la salida de

START/STOP se har una lgica de multiplicacin (AND) para que cuando las dos condiciones
se cumplan pueda continuar la seal a la salida para encendido de cada motor. El fotodiodo
receptor se encontrar en estado 1 lgico si no hay cajas.
SENTIDO DE GIRO
De la misma forma que el habilitador START/STOP este bloque tendr un flip-flop T que
cambiar la salida por cada pulso dado.
INTERFAZ DE POTENCIA
En esta etapa es creada por MOSFETs, interfaz transistor-rel, entre otros. Ya que un circuito
digital no genera mucha corriente y no soportaran motores.
14 c) Disear cada bloque, implementar mediante el Xilinx. Depurar y simular cada bloque.
HABILITADOR START/STOP
Esquema
Diagrama de tiempos (Simulacin)

SISTEMA LGICO DE SENSADO DE CAJAS
Cdigo VHDL

SENTIDO DE GIRO
Esquema
1 d) Integrar todo en un diseo jerrquico.
TODO EL CIRCUITO
Esquema
2 e) Definir las entradas y salidas y la configuracin de pines en el integrado.
Entradas
StartStop -> Pulsador

SENSOR1 -> Sensor (Fotodiodo receptor)
SENSOR2 -> Sensor (Fotodiodo receptor)
SentidoGir0 -> Pulsador
Salidas
MOTOR1 -> Se dirige a la interfaz de potencia del motor 1

MOTOR2 -> Se dirige a la interfaz de potencia del motor 2
SGiro -> Se dirige al bloque de Puente H
Observaciones Generales
1. Al crear otro Esquema o VHDL para otro bloque se debe seleccionar la opcin Set
As Top Module para poder trabajar con ese mdulo.
2. Ninguna salida o entrada debe tener el mismo nombre que se le ha puesto al
bloque sino nos dar error porque el nombre ya fue declarado (Como nombre del
esquema o VHDL).
3. Al realizar un bloque con entrada vector la conexin es por medio de un bus.
4. Se deben cerrar todos los procesos que no se estn utilizando para dejar libre la
pantalla con las pestaas necesarias porque esto puede ser factor a que no bote
un error de compilacin.
5. Si se quiere modificar el bloque creado (extensin .sym) primero se debe eliminar
el anterior bloque ya que si se crea otra vez encontrar el anterior del mismo
nombre y nos dar error, para corregirlo se debe ir a la carpeta donde est
guardado todos los procesos y eliminar manualmente, recin ah crear el
Schematic Symbol y se dar de manera correcta la nueva modificacin.

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1 LAB N15 DISPOAITIVOS Y

Fecha de Realizacin: 21 de Noviembre

1. Usar el VHDL como herramienta de edicin de bloques funcionales a medida.

2. Usar el VHDL en la edicin mediante grfico y texto.

3. Integrar bloques funcionales en sistemas de mayor complejidad usando diseo

I. Se requiere realizar el diseo de un sistema que controle un motor el cual acciona

El sistema debe de tener los siguientes controles:

a. Un interruptor de habilitacin de todo el sistema.

Los siguientes circuitos conforman los bloques de la parte lgica:

Se requiere en este diseo:

1. Realizar los bloques usando el editor grfico o el de texto de acuerdo a

BLOQUES DEL SISTEMA

Creamos el smbolo para este integrado y lo conectamos as para probar su correcto

Creamos el Test Brench y los estmulos, lo obtenido es lo siguiente

Creamos el smbolo para comprobar luego su funcionamiento.

Si bien el contador funciona con flancos negativos, se le coloc un inversor en la

Primero reseteamos la cuenta para que empiece en 0 y observamos la cuenta desde 0

Creamos el smbolo para luego simularlo.

En la simulacin, primero se realiza una cuenta UP y luego una DOWN.

Una vez creados estos contadores, procedemos a crear los bloques.

Y luego creamos su respectivo smbolo para usarlo luego.

Observamos que la saliva B solo se pone activo cuando N y C son iguales, de lo

Luego creamos el smbolo correspondiente a este bloque.

La salida solo est en alto cuando A sea mayor que B.

Luego creamos el smbolo correspondiente

1. Realice el diseo para la sincronizacin de movimiento de dos fajas que transportan

Contiene un Flip-Flop T para mediante pulsos Iniciar o Parar al sistema

SISTEMA LGICO DE SENSADO DE CAJAS

Contiene dos sensores (Fotodiodo emisor y receptor) que juntamente a la salida de

Diagrama de tiempos (Simulacin)

SISTEMA LGICO DE SENSADO DE CAJAS

Diagrama de tiempos (Simulacin)

Diagrama de tiempos (Simulacin)

1 d) Integrar todo en un diseo jerrquico.

Diagrama de tiempos (Simulacin)

2 e) Definir las entradas y salidas y la configuracin de pines en el integrado.

StartStop -> Pulsador

MOTOR1 -> Se dirige a la interfaz de potencia del motor 1

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