UNIVERSIDAD TCNICA DE AMBATO

FACULTAD DE INGENIERA EN SISTEMAS, ELECTRNICA E INDUSTRIAL

PERODO ACADMICO: OCTUBRE/2015 MARZO/2016

TRABAJO DE REDES DE COMPUTADORES

TEMA: CODIGOS DE VERIFICACON DE ERRORES

Realizado por:
Erika Peralta
Docente:
Ing. Silvia Zurita

Ambato, 25 de Noviembre del 2015

VERIFICACIN DE ERRORES

UNIVERSIDAD TCNICA DE AMBATO

FACULTAD DE INGENIERA EN SISTEMAS, ELECTRNICA E INDUSTRIAL
PERODO ACADMICO: OCTUBRE/2015 MARZO/2016

La codificacin binaria es de gran utilidad prctica en dispositivos electrnicos como

ordenadores, donde la informacin se puede codificar basndose en la presencia o no de una
seal elctrica.
Sin embargo, esta seal elctrica puede sufrir alteraciones (como distorsiones o ruidos),
especialmente cuando se transportan datos a grandes distancias. Por este motivo, ser capaz
de verificar la autenticidad de estos datos es imprescindible para ciertos propsitos (incluido
el uso de informacin en entornos profesionales, bancarios, industriales, confidenciales o
relacionados con la seguridad).
Por este motivo existen algunos mecanismos que garantizan un nivel de integridad de los
datos, es decir, que el destinatario obtiene una confirmacin de que los datos recibidos son,
de hecho, similares a los datos transmitidos. Existen dos maneras de proteger la
transferencia de datos para que no se produzcan errores:

instalando un medio de transmisin ms seguro, es decir, una capa de

proteccin fsica. Una conexin convencional tiene, por lo general, un porcentaje de
error entre 10-5 y 10-7.
implementando mecanismos lgicos para detectar y corregir errores. [1]

Los errores se clasifican de la siguiente manera:

Error a nivel de bit: El error afecta a n bits del dato transmitido. En funcin de n, hablamos
de error simple, error doble, etc.
Error en rfaga: El error afecta a m bits consecutivos, estando el primero y el ltimo en
error (ntese que los bits entre medio pueden o no estar en error). [2]

VERIFICACIN DE PARIDAD
La verificacin de paridad (a veces denominada VRC o verificacin de redundancia vertical)
es uno de los mecanismos de verificacin ms simples. Consiste en agregar un bit adicional
(denominado bit de paridad) a un cierto nmero de bits de datos denominado palabra
cdigo (generalmente 7 bits, de manera que se forme un byte cuando se combina con el bit
de paridad) cuyo valor (0 o 1) es tal que el nmero total de bits 1 es par. Para ser ms
claro, 1 si el nmero de bits en la palabra cdigo es impar, 0 en caso contrario.
Tomemos el siguiente ejemplo:

UNIVERSIDAD TCNICA DE AMBATO

FACULTAD DE INGENIERA EN SISTEMAS, ELECTRNICA E INDUSTRIAL
PERODO ACADMICO: OCTUBRE/2015 MARZO/2016

Supongamos que despus de haber realizado la transmisin, el bit con menos peso del byte anterior
(aquel que se encuentra ms a la derecha) ha sido vctima de una interferencia:

El bit de paridad, en este caso, ya no corresponde al byte de paridad: se ha detectado un error.

Sin embargo, si dos bits (o un nmero par de bits) cambian simultneamente mientras se est
enviando la seal, no se habra detectado ningn error.

Ya que el sistema de control de paridad puede detectar un nmero impar de errores, puede detectar
solamente el 50% de todos los errores.

VERIFICACIN DE REDUNDANCIA LONGITUDINAL

La verificacin de la redundancia longitudinal (LRC, tambin denominada verificacin de
redundancia horizontal) no consiste en verificar la integridad de los datos mediante la
representacin de un carcter individual, sino en verificar la integridad del bit de paridad de
un grupo de caracteres.
Digamos que "HELLO" es el mensaje que transmitiremos utilizando el estndar ASCII.
Estos son los datos tal como se transmitirn con los cdigos de verificacin de redundancia
longitudinal:
Letra

Cdigo ASCII
(7 bits)

Bit de paridad
(LRC)

1001000

1000101

1001100

1001100

1001111

VRC

1000010

VERIFICACIN DE REDUNDANCIA CCLICA

UNIVERSIDAD TCNICA DE AMBATO

FACULTAD DE INGENIERA EN SISTEMAS, ELECTRNICA E INDUSTRIAL
PERODO ACADMICO: OCTUBRE/2015 MARZO/2016

La verificacin de redundancia cclica (abreviado, CRC) es un mtodo de control de

integridad de datos de fcil implementacin. Es el principal mtodo de deteccin de errores
utilizado en las telecomunicaciones.
Consiste en la proteccin de los datos en bloques, denominados tramas. A cada trama se le
asigna un segmento de datos denominado cdigo de control (al que se denomina a
veces FCS, secuencia de verificacin de trama, en el caso de una secuencia de 32 bits, y que
en ocasiones se identifica errneamente como CRC). El cdigo CRC contiene datos
redundantes con la trama, de manera que los errores no slo se pueden detectar sino que
adems se pueden solucionar.

El concepto de CRC consiste en tratar a las secuencias binarias como polinomios binarios,
denotando polinomios cuyos coeficientes se correspondan con la secuencia binaria. Por
ejemplo, la secuencia binaria 0110101001 se puede representar como un polinomio, como se
muestra a continuacin:
0*X9 + 1*X8 + 1*X7 + 0*X6 + 1*X5 + 0*X4 + 1*X3 + 0*X2 + 0*X1 + 1*X0
Siendo
X8 + X7 + X5 + X3 + X0
o
X8 + X7 + X5 + X3 + 1
En este proceso de deteccin de errores, un polinomio predeterminado (denominado
polinomio generador y abreviado G(X)) es conocido tanto por el remitente como por el
destinatario. El remitente, para comenzar el mecanismo de deteccin de errores, ejecuta un
algoritmo en los bits de la trama, de forma que se genere un CRC, y luego transmite estos
dos elementos al destinatario. El destinatario realiza el mismo clculo a fin de verificar la
validez del CRC.
El polinomio generador a ser usado debe ser elegido con cuidado, ya que la capacidad de
deteccin de errores depender de las caractersticas del mismo.
Existen varios polinomios actualmente en uso:
CRC-4-ITU: x4 + x + 1
CRC-16-IBM: x16 + x15 + x2 + 1
CRC-CCITT: x16 + x12 + x5 + 1

UNIVERSIDAD TCNICA DE AMBATO

FACULTAD DE INGENIERA EN SISTEMAS, ELECTRNICA E INDUSTRIAL
PERODO ACADMICO: OCTUBRE/2015 MARZO/2016

CRC-32: x32 + x26 + x23 + x22 + x16 + x12 + x11 + x10 + x8 + x7 + x5 + x4 + x2 + x + 1. [3]

CHECKSUM
El checksum (suma de comprobacin) es un mecanismo relativamente sencillo para verificar
la integridad de un mensaje.
La idea central consiste en ir sumando segmentos de datos de n bits en complemento a 1 de
forma que la longitud de la suma sea tambin n bits, para luego complementar ese total
obtenido antes de anexarlo al bloque de datos.
En sntesis, checksum no constituye un mecanismo propicio de deteccin de errores.
REFERENCIAS

V. A. Martinez, "teleprospero," Telecomunicaciones, 23 04 2012. [Online]. Available:

[1] http://teleprospero.blogspot.com/2012/04/deteccion-de-errores-vrc-lrc-crc_23.html.
[Accessed 24 11 2015].
P. A. Goupille, "arantxa," UAM, 16 06 2009. [Online]. Available:
[2] http://arantxa.ii.uam.es/~ig/teoria/temas/IG_tema-4-2008-2009.pdf. [Accessed 24 11
2015].
A. G. Stankevicius, "http://cs.uns.edu.ar/," Organizacion de Computadoras , 12 04
2015. [Online]. Available: http://cs.uns.edu.ar/~ags/OC/downloads/APUNTES
[3] %20DE%20TEOR%C3%8DA/Handouts/M%C3%B3dulo%2004%20-%20Detecci
%C3%B3n%20y%20Correcci%C3%B3n%20de%20Errores%20(Pt.%201).color.pdf.
[Accessed 24 11 2015].