SISTEMAS DIGITALES SECUENCIALES

TRABAJO COLABORATIVO 2

PRESENTADO POR
DIEGO RAUL FORERO
CODIGO. 13992426
HAROLD VIDAL GARCIA
CODIGO. 6239976
JOHN ALEXANDER RAMIREZ
COD 5827570
OSCAR FERNANDO PINZON
COD
LUIS CARLOS RINCON
COD

GRUPO 90178_8

TUTOR: CARLOS EMEL RUIZ

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA

ESCUELA DE CIENCIAS BSICAS TECNOLOGA E INGENIERA
SISTEMAS DIGITALES SECUENCIALES
2015

INTRODUCCIN

Inicialmente se tiene un planteamiento o problemtica y lo que se busca con este

trabajo es aplicar los conocimientos adquiridos en diseo de sistemas
secuenciales sincrnicos para lograr dar una solucin eficiente.
Bsicamente se plantea una mquina de estados y a travs de los llamados
Mapas de Karnaugh se obtienen las relaciones simplificadas entre las variables de
estado del sistema y las salidas del mismo que controlarn al display.
Al entrar ms a fondo en el tema aplicramos trminos y condiciones para generar
secuencias utilizando flip-flop tipo JK, La secuencia de tal proyecto se controla por
medio de una seal de reloj, para la cual acedemos a configurar un multivibrador
en astable con una frecuencia de un pulso por segundo, tomando lecciones ya
aprendidas en la unidad uno del mdulo se sistemas digitales secuenciales para
otorgar la frecuencia deseada de tal proyecto.

Anlisis De Circuitos Secuenciales Sncronos

El anlisis consiste en obtener una tabla de estados (o tabla de transicin) y/o un

diagrama de flujo, de las secuencias de tiempo de las entradas, salidas y estados
internos del sistema secuencial. Tambin es posible escribir expresiones
booleanas que describan su comportamiento. La tabla consta de 4 secciones
principales: entrada, estado presente, estado futuro y salida. En la seccin estado
presente se indica los estados de los FF antes de la ocurrencia del pulso de reloj
bajo las condiciones de entrada indicadas. En la seccin estado siguiente se
muestra el estado de los FF despus del pulso. Y la seccin de salida muestra los
valores de las variables de salida durante el estado presente.

Biestable JK

El biestable JK puede considerarse como el biestable universal. Dispone de tres

entradas sncronas J y K, para especificar la operacin y CLK, para disparar el
biestable. Tambin consta de dos entradas asncronas PR y CLR, y por supuesto
dos salidas complementarias.
Su ecuacin caracterstica es: Qn+1 = JQn + KQn
Este es su smbolo tradicional y su tabla de funcionamiento:

SOLUCIN AL PLANTEAMIENTO
Tabla De Estados
2
CLK
IN 0
IN 1
IN 2
IN 3

12

14

15

13

11

Tablas de estados de las entradas de los flip-flops JK

SECUENCIA
DESEADA
2
4
6
8
0
12
14
15
13
11
9
7
5
3
1

Q3
0
0
0
1
0
1
1
1
1
1
1
0
0
0
0

ACTUAL
Q2
Q1
0
1
1
0
0
1
1
1
1
0
0
1
1
0
0

1
0
1
0
0
0
1
1
0
1
0
1
0
1
0

Q0

Q3

0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
1
0
1
1
1
1
1
1
0
0
0
0
0

FUTURA
Q2
Q1
1
1
0
0
1
1
1
1
0
0
1
1
0
0
0

0
1
0
0
0
1
1
0
1
0
1
0
1
0
1

Q0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0

MAPAS DE KARNAUGH
Seguidamente se muestran los mapas de Karnaugh para cada variable de estado
y cada salida, junto con su ecuacin resultante.
Y3
y3y2
00
01
11
10

y1y0
00
0
1
1
0

01
0
0
1
1

11
0
0
1
1

3 = (2 + 1 + 0 ). (3 + ).
0 (3 + )
1

10
0
0
1
1

Y2
y3y2
00
01
11
10

y1y0
00
0
1
1
0

01
0
1
1
0

11
0
1
1
0

10
1
1
0
0

2 = (
3 +
1 + 0 ). (2 + ).
0 (2 + 1 )

Y1
y3y2
00
01
11
10

y1y0
00
0
0
0
0

01
1
0
1
0

11
1
0
1
0

10
1
1
1
1

1 = (1 + 0 ). (3 +
2 + ).
0 (
3 + 2 + )
0

Y0
y3y2
00
01
11
10

y1y0
00
1
0
1
0

01
1
0
1
0

11
0
1
0
1

0 = (3 + 1 + ).
2 (3 + 2 + ).
1 (
3 +
2 + ).
1 (
3 + 2 + 1 )

10
0
1
0
1

Z3
y3y2
00
01
11
10

y1y0
00
0
1
1
0

01
0
1
1
0

11
0
0
1
0

10
0
1
1
0

11
1
0
0
1

10
1
0
0
1

11
0
0
1
0

10
1
0
0
1

3 = 2 . (3 +
1 + )
0

Z2
y3y2
00
01
11
10

y1y0
00
0
1
1
0

01
0
1
1
0
2 = (2 + 1 ). (
2 + )
1

Z1
y3y2
00
01
11
10

y1y0
00
0
1
1
0

01
1
0
0
1

1 = (2 + 1 + 0 ). (
2 + 1 + ).
0 (2 +
1 + ).
0 (3 +
2 + ).
1 (
2 +
1 + 0 )

Z0
y3y2
00
01
11
10

y1y0
00
1
0
1
1

01
0
0
1
1

11
0
0
1
1

10
0
0
1
1

0 = 3 + (
.
1 0 )
2 .

DISEO
Componentes:
1. Compuertas lgicas
1. AND
2. OR
3. XOR
4. NOT
2. Flip Flop tipo D. 7474
3. Integrado LM 555
4. Fuente de 5 Voltios
5. Resistencias de 14430 ohm
6. Condensadores de 100uf
7. Decodificador 74ls47
8. Display de 7 segmentos

Multivibrador Astable
El Temporizador 555 en modo astable se caracteriza por una salida con forma de
onda cuadrada continua de ancho predefinido por el diseador del circuito. La
seal de salida tiene un nivel alto por un tiempo t1 y un nivel bajo por un tiempo t2.
La duracin de estos tiempos dependen de los valores de R1, R2 y C.

t1=ln(2)(R1+R2)C [segundos]
t10,693(R1+R2)C
t2=ln(2)R2C [segundos]
t20,693R2C
La frecuencia con que la seal de salida oscila est dada por la frmula:
f10,693C(R1+2R2)
el perodo es: T=1f
Si deseamos un generador con frecuencia variable, debemos variar la capacidad
del condensador, al cambiar las resistencias R1 y R2, tambin cambia el ciclo de
trabajo o ancho de pulso (D) de la seal de salida.
D=R1+R2(R1+2R2)

SIMULACIN DEL CIRCUITO

A continuacin se muestra una captura de pantalla de la simulacin realizada en el

software Proteus 8.0 cuyo video se adjunta con el link.

Montaje en Proteus: https://youtu.be/J_8ds-I8xAM

Imagen del montaje en Protoboard

Adjunto link Montaje fsico: https://www.youtube.com/watch?v=b0o9nbaxr3I

CONCLUSION

Con el desarrollo del trabajo hemos afianzado nuestro aprendizaje para el curso
de Sistemas Digitales Secuenciales a travs del diseo de un contador binario, en
el cual mostramos el procedimiento a seguir para el diseo del mismo, adems de
ello se tuvo en cuenta la tabla de excitacin de los Flip - Flops tipo JK y su
respectivo diagrama lgico resultante de dicho diseo.
A este diseo se realiz otro donde los estados siguientes no eran adyacentes a
los actuales, esto se hizo para simplificar el combinacional de salida y que fueran
directamente las mismas variables de estado, pero en la simulacin no funcion,
as que se puede concluir que es de suma importancia realizar una codificacin de
estados considerando la adyacencia de las transiciones entre los estados.
Seguidamente se puede decir que es vital para la simplificacin del proyecto saber
considerar las dos maneras de aplicar un mapa de Karnaugh, sea encerrando
ceros o unos, puesto que esto ayuda a la simplificacin de las ecuaciones y por
consiguiente a la del circuito.
La utilizacin de etiquetas en este caso es de vital importancia a la hora de armar
el circuito, puesto que colabora con el orden, la deteccin de errores y el
funcionamiento general del mismo.

BIBLIOGRAFIA

Acevedo Gonzlez, Georffrey. Mdulo de Sistemas Digitales Secuenciales.

Universidad Nacional Abierta y a Distancia: Escuela de Ciencias Bsicas,
Tecnologa e Ingeniera. Medelln. 2008.

FLOYD, Thomas L. Fundamentos de Sistemas Digitales. Pearson Prentice

Hall. Espaa 2.006.

TOCCI, Ronald J., WIDMER, Neal S. Sistemas Digitales, Principios y

Aplicaciones. Pearson Prentice Hall. Espaa 2.008.