LABARATORIO SISTEMAS DIGITALES

DISEO DE CONTADOR SINCRONO ASCENDENTE_DESCENDENTE

TEDDYS BRAYAN QUINTERO PATERNINA

ALVARO MIGUEL VANEGAS BELLO
RAY ALBERTO VILLAREAL MUTIS

PROFESOR: LUIS ENRIQUE ACOSTA GALVAN

UNIVERSIDAD TECNOLOGICA DE BOLIVAR

06/11/2015

RESUMEN
En esta prctica de laboratorio se introducir al diseo de contendores sncronos para la
apreciacin de diseos ms elaborados en la electrnica digital especficamente se diseara
paso a paso un contador sncrono ascendente_desendente controlado por seales low/high
para el decremento e incremento de la secuencia de conteo.
Palabras clave: contador, modulo, display 7 segmentos

ABSTRACT
In this lab will be introduced to the design of synchronous contenders for assessing more
elaborate designs in digital electronics specifically step will be designed to pass a
synchronous counter ascendente_desendente controlled low / high signals to the decrease
and increase of the counting sequence.
Keywords: counter module , 7-segment display

INTRODUCCION
En la ingeniera de diseo digital es necesario conocer las herramientas de diseo
apropiadas para cada caso en particular por lo que en el aprendizaje de diseo de sistemas
digitales para contadores sncronos ascendentes-descendentes se utilizara una tcnica
particular que ser desarrollada en esta prctica de laboratorio y luego ser llevada a la
implementacin fsica

MARCO TEORICO
CIRCUITO LM555
El temporizador IC 555 es un circuito integrado (chip) que se utiliza en una variedad de
aplicaciones y se aplica en la generacin de pulsos y de oscilaciones. El 555 puede ser
utilizado para proporcionar retardos de tiempo, como un oscilador, y como un circuito
integrado flip-flop.

Modo aestable
Un modo aestable es un circuito multivibrador que no tiene ningn estado estable, lo que
significa que posee dos estados "casi-estables" entre los que conmuta, permaneciendo en
cada uno de ellos un tiempo determinado. La frecuencia de conmutacin depende, en general,
de la carga y descarga de condensadores.

Circuito aestable

INTEGRADO 7473
Este circuito posee dos entradas de datos (J-K), y una entrada de reloj,
independiente para cada biestable. Las salidas son complementarias. Los datos
de las entradas son procesados despus de un impulso completo de reloj.
Mientras este permanece en nivel bajo el Slave est incomunicado del Master. En
la transicin positiva de reloj los datos de J y K se transfieren al master. En la
transicin negativa del reloj la informacin del Master pasa al Slave. Los estados

lgicos de las entradas J y K debe mantener se constantes mientras la seal de

reloj permanece en nivel alto. Los datos se transfieren ala salida en el flanco de
bajada de la seal de Reloj. Aplicando un nivel bajo a la entrada
clear
(CLR) la salida Q se pondr a nivel bajo, independientemente del valor de las
otras entradas

DISTRIBUCION INTERNA

MATERIALES
1-display 7 segmentos
1-decodificador 7448
2-integrados 7473
Resistencias y cables

DESARROLLO DE LA PRCTICA
1.Se plantea el diseo de contadores sncrono el cual consta de 6 pasos pero que se reduce
solo a una pequea tabla donde se consideraran estos pasos
a. se plantea y desarrolla el diagrama de estados.

Se debe tener en cuenta la seales de control down/high las cuales manipularan la direccin
ascendente o descendente en el diagrama en este caso el high manipula la direccin
ascendente y el down la descendente lo cual se ilustra mejor en la imagen de anexo de
proceso de diseo al final.
b. se desarrolla una tabla que tendr casi toda la informacin que necesitamos para el
diseo que sern el estado siguiente en incremento y decremento junto a los estados de
transiciones de los flip-flops para down y high.

Gua tabla de transiciones para el llenado de las tablas

c. luego de llenar toda la tabla procedemos a llenar los mapas de Karnaugh con los datos
anteriores y en el orden del bit ms significativo al menos significativo y se agrega la
seales de control down/high estas pueden ir al comienzo o al final del orden del mapa,

pero lo importante es implementarlas en el diseo de estos mapas sacamos las expresiones

que estarn como entradas j-k para el control del diseo.
Q2Q1Q
0Z
Q2Q1Q
00
0Z
01
00
11
01
10
11
10

0
0
0
1
0
1
x
x
x
x
1

0
1
0
0
1
0
0
x
x
x
x
0

1
1
1
0
1
1
x
x
x
x
1

1
0
1
0
0
0
x
x
x
x
0

D. Este ser solo el montaje con las ecuaciones encontradas anterior mente

CONCLUSION
Bajo la teora de diseo digital para contadores sncronos podemos dar conclusiones
tericas las cuales siempre son satisfactorias pero si consideramos el montaje fsico

circuital notamos que este puede presentar averas a la hora de implementarlo pero estas
averas pueden ser solucionadas si antes de desarrollar el montaje de dicho circuito
revisamos el buen funcionamiento de cada dispositivo para la implementacin de esta
manera podemos dar garantas de un buen funcionamiento de nuestro contador ascendente
descendente de lo anterior la conclusin es que una buena implementacin del mtodo de
diseo expuesto anterior mente nos facilita un proceso y nos otorga una secuencia a seguir
para facilitar los diseos digitales.
BIBLIOGRAFIA

Fundamentos de sistemas digitales, 9edicion , Thomas L. Floyd

ANEXOS