Solucin del ETS agosto del 2012

1) Disear y dibujar el diagrama de los circuitos equivalentes a las siguientes funciones,

utilizando para F un decodificador y compuertas de cuatro entradas; mientras que para G
utilice un multiplexor con la variable c conectada en las entradas. (2.0ptos)
, , ,
, , ,

Sistema Combinacional
Nombre del Sistema Combinacional : ets_ago12_1a
F = ~(~(~(~w + x + ~y) + z)*(~(w^x)^z))
Variables de Entrada :
A=w B=x
C=y D=z
Variables de Salida :
F1 = F
Tabla de Verdad
w
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

x
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

y
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

z
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

F
0
1
0
1
1
1
1
1
1
1
1
1
0
1
0
1

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

Forma normal disyuntiva

F: 1, 3, 4, 5, 6, 7, 8, 9, 10, 11, 13, 15 (SOP)
Forma normal conjuntiva
F: 0, 2, 12, 14 (POS)
Prof. Salvador Saucedo

Expresiones SOP simplificadas

F : (z)+(w*~x)+(~w*x)
Expresiones POS simplificadas
F : (w+x+z)*(~w+~x+z)
Sistema Combinacional
Nombre del Sistema Combinacional : ets_ago12_1b
G = ~((~d + (~b + c)*(b + ~c))*~(~a*(b^c) + a*d))
Variables de Entrada :
A=a B=b
C=c D=d
Variables de Salida :
F1 = G
Tabla de Verdad
a
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

b
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

c
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

d
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

G
0
0
1
1
1
1
0
0
0
1
0
1
0
1
0
1

C
C

C
C

0
1

0
1

Forma normal disyuntiva

G: 2, 3, 4, 5, 9, 11, 13, 15 (SOP)
Forma normal conjuntiva
G: 0, 1, 6, 7, 8, 10, 12, 14 (POS)
Expresiones SOP simplificadas
G : ~a*b*~c + ~a*~b*c + a*d
Expresiones POS simplificadas
G : (a + b + c)*(a + ~b + ~c)*( ~a + d)
Prof. Salvador Saucedo

2. Obtener la ecuacin en forma mnima para la funcin de conmutacin (Y) de un circuito

lgico de 5 entradas. A y B recibirn bits de datos cada una. S2, S1 y S0 son bits de seleccin. La
salida Y entregar el resultado de una operacin lgica entre A y B.

210AB
00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010

Valor de S2, S1 y S0 (decimal)

0
1
2
3
4
5
6
7

1
A+B
AB
AB

Y
1
1
1
1
0
1
1
1
0
0
0

Prof. Salvador Saucedo

01011 1
01100 0
01101 1
01110 1
01111 0
10000 1
10001 0
10010 0
10011 1
10100 1
10101 1
10110 1
10111 0
11000 1
11001 0
11010 0
11011 0
11100 0
11101 0
11110 0
11111 0
Simplification Routine: Petrick All (SOP)
Y = S2'S0'A B +S2'S0 A'B+ S2'S0 A B'+S1'S0'A B + S2 S0'A'B' + S2 S1'S0 B' + S1'S0 A'B + S2'S1'B + S2'S1'S0'
Y = S2'S0'A B + S2'S0 A'B + S2'S0 A B' + S1'S0'A B + S2 S0'A'B'+S2 S1'S0 B +S2 S1'S0 A'+S2'S1'B+ S2'S1'S0'
Y = S2'S0'A B+S2'S0 A'B+ S2'S0 A B +S1'S0'A B+ S2 S0'A'B' + S2 S1'S0 A' + S1'S0 A B' + S2'S1'B + S2'S1'S0'
Y = S2'S0'A B+S2'S0 A'B +S2'S0 A B'+ S1'S0'A B +S2 S0'A'B' + S2 S1'S0 B' + S1'S0 A'B + S2'S1'A + S2'S1'S0'
Y = S2'S0'A B +S2'S0 A'B+ S2'S0 A B' +S1'S0'A B+ S2 S0'A'B' +S2 S1'S0 B' +S2 S1'S0 A' +S2'S1'A + S2'S1'S0'
Y = S2'S0'A B+ S2'S0 A'B +S2'S0 A B' +S1'S0'A B+S2 S0'A'B'+ S2 S1'S0 A' + S1'S0 A B' + S2'S1'A + S2'S1'S0'

Simplification Routine: Petrick All (POS)

Y = (S2 + S0'+ A + B ) (S1'+ S0'+ A'+ B') (S2'+ S0 + A + B') (S2'+ S0 + A'+ B ) (S2'+ S0'+ A'+ B') (S2'+ S1'+ S0')
(S2'+ S1'+ B') (S1'+ S0 + A'+ B ) (S2 + S1'+ S0 + A )
Y = (S2 + S0'+ A + B ) (S1'+ S0'+ A'+ B') (S2'+ S0 + A + B') (S2'+ S0 + A'+ B ) (S2'+ S0'+ A'+ B') (S2'+ S1'+ S0')
(S2'+ S1'+ A') (S1'+ S0 + A'+ B ) (S2 + S1'+ S0 + A )
Y = (S2 + S0'+ A + B ) (S1'+ S0'+ A'+ B') (S2'+ S0 + A + B') (S2'+ S0 + A'+ B ) (S2'+ S0'+ A'+ B') (S2'+ S1'+ S0')
(S2'+ S1'+ B') (S2 + S1'+ S0 + B ) (S2 + S1'+ S0 + A )
Y = (S2 + S0'+ A + B ) (S1'+ S0'+ A'+ B') (S2'+ S0 + A + B') (S2'+ S0 + A'+ B ) (S2'+ S0'+ A'+ B') (S2'+ S1'+ S0')
(S2'+ S1'+ A') (S2 + S1'+ S0 + B ) (S2 + S1'+ S0 + A )
Y = (S2 + S0'+ A + B ) (S1'+ S0'+ A'+ B') (S2'+ S0 + A + B') (S2'+ S0 + A'+ B ) (S2'+ S0'+ A'+ B') (S2'+ S1'+ S0')
(S2'+ S1'+ B') (S1'+ S0 + A + B') (S2 + S1'+ S0 + B )
Y = (S2 + S0'+ A + B ) (S1'+ S0'+ A'+ B') (S2'+ S0 + A + B') (S2'+ S0 + A'+ B ) (S2'+ S0'+ A'+ B') (S2'+ S1'+ S0')
(S2'+ S1'+ A') (S1'+ S0 + A + B') (S2 + S1'+ S0 + B )

Prof. Salvador Saucedo

3. Obtener las ecuaciones en forma mnima de un circuito contador sncrono ascendente,

mdulo 10, que siga la secuencia del cdigo 1323. Utilice F-Fs tipo T.
1
3
2
3
0
0
0
0
1
0
0
0
0
0
1
0
0
1
0
0
1
1
0
0
0
0
1
1
1
0
1
1
1
1
0
1
0
1
1
1
1
1
1
1
q3 q2 q1 q0
3210
0000
1000
0010
0100
1100
0011
1011
1101
0111
1111

S0
S1
S2
S3
S4
S5
S6
S7
S8
S9

S1
S2
S3
S4
S5
S6
S7
S8
S9
S0

S1
S2
S3
S4
S5
S6
S7
S8
S9
S0

Sn
0
1
2
3
4
5
6
7
8
9

Z
0
0
0
1
1
0
0
1
1
0

Simplification Routine: Petrick All

T(q3) =
T(q2) =
T(q1) =
T(q0) =

q1' + q3'q0 + q2
q1 q0' + q3 q2 q0' + q3 q1
q3 + q1 q0'
q3 q2 q0' + q3 q2 q1

4. Disee un circuito lgico secuencial a partir de la reduccin por el mtodo de implicacin

de la siguiente tabla de estados
Q0
Q1
Q2
Q3
Q4
Q5
Q6

0
Q0
Q4
Q0
Q5
Q1
Q5
Q0

Prof. Salvador Saucedo

1
Q4
Q2
Q3
Q6
Q2
Q4
Q3

0
0
1
1
0
1
0
1

1 Mealy
1
0
1
1
0
1
1

Q1
Q2
Q3

Q0

Q1

Q2

Q0 = Q5
Q4 = Q6

Q4

Q5

Q0 = Q5

Q6

q1q0
0 0
0 1
1 1
1 0

Q0
Q1
Q2
Q3

0
Q0
Q1
Q0
Q0

1
Q1
Q2
Q3
Q2

0
0
1
1
0

Q3

Q4

Q5

Q4 = Q6

1
1
0
1
1

Simplification Routine: Petrick All

S(q1) =
R(q1) =
S(q0) =
R(q0) =

X q0
X'
X q0'
q1 q0

Z = X q0' + X'q0 + q1 q0
Z = X q0' + X'q0 + X q1
5. Mediante el mtodo de anlisis, determine la tabla y el diagrama de estados

Prof. Salvador Saucedo

MODULE ets_ago_12
"
"
"
"
"
"
"
"

TOOL:
DATE:
TITLE:
MODULE:
DESIGN:
FILENAME:
PROJECT:
Inputs
X pin;
CK pin;

ispLEVER
Tue Aug 28 12:12:17 2012
ets_ago_12.bls
ets_ago_12
ets_ago_12
ets_ago_12.abt
untitled

" Outputs
y2 pin;
y1 pin;
Z pin;
C = .c.;
" Bidirs
Test_vectors
([X,CK] -> [y2,y1, Z])
[1,C] -> [.x.,.x.,.x.];
[0,C] -> [.x.,.x.,.x.];
[0,C] -> [.x.,.x.,.x.];
[1,C] -> [.x.,.x.,.x.];
[1,C] -> [.x.,.x.,.x.];
[1,C] -> [.x.,.x.,.x.];
[0,C] -> [.x.,.x.,.x.];
[0,C] -> [.x.,.x.,.x.];
[1,C] -> [.x.,.x.,.x.];
[0,C] -> [.x.,.x.,.x.];
[1,C] -> [.x.,.x.,.x.];
[0,C] -> [.x.,.x.,.x.];
[1,C] -> [.x.,.x.,.x.];
[1,C] -> [.x.,.x.,.x.];
[0,C] -> [.x.,.x.,.x.];
[1,C] -> [.x.,.x.,.x.];
END

Prof. Salvador Saucedo