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Familia MCS-51

Caractersticas generales Miembros de la familia Familia MCS-51 bsica


Organizacin de la memoria

Microcontroladores

Alejandro J. Cabrera Sarmiento, CUJAE

Por qu la familia 8051?


the 8051 architecture originally developed by Intel is now implemented in more than 400 chips; these are produced by a diverse range of companies including Philips, Infineon, Atmel and Dallas. Sales of this vast family are estimated to have the largest share (around 60%) of the microcontroller market as a whole, and to make up more than 50% of the 8-bit microcontroller market. Versions of the 8051 are currently used in a long list of embedded products, from automotive systems to childrens toys. Michael J. Pont, en el libro Embedded C
Microcontroladores Alejandro J. Cabrera Sarmiento, CUJAE

Caractersticas Generales
Arquitectura de 8 bits Von Newman con memoria segregada y dedicada Procesador CISC con instrucciones dedicadas Posibilidades de expansin Organizacin mnima (Intel):
4 kB de memoria de cdigo y 128 bytes de datos 32 lneas de E/S 2 temporizadores de 16 bits Puerto serie Controlador de interrupciones

Gran cantidad de segundas fuentes La MAS POPULAR


Microcontroladores Alejandro J. Cabrera Sarmiento, CUJAE

Familia 51 Intel

Microcontroladores

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Familia 51 Philips

Microcontroladores

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Familia 51 Philips

Familia 51 Philips

Familia 51 Atmel

Microcontroladores

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Familia 51 Atmel (cont.)

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Familia 51 Atmel (cont.)

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Familia 51 Silicon Labs

Familia 51 Silicon Labs (cont.)

Familia 51 Dallas
DS89C430/450

Familia 51 Dallas (cont.)

Estructura Interna de MCS-51


ROM IT OSC. Puertos E/S Puerto Serie RAM SFR CPU Timers

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Arquitectura Von Newman con Memoria Segregada


Memoria de Programa
Hasta 64 kB (int + ext)

CPU Memoria de Datos

Bus de datos
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- 64 kB externa + interna

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Memoria de programa
FFFF h PSEN/: control de lectura Direccionado con PC o DPTR

EXTERNA

1000 h 0FFF h 0 INTERNA EA/ = 1 EXTERNA EA/ = 0

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Localizaciones importantes
2Bh 23h 1Bh 13h 0Bh 3 0
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Timer 2 P. Serie Timer 1 Externa 1 Timer 0 Externa 0 RESET Rutinas de IT

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Memoria de datos
FFFF h Direccionado indirecto FF h 80 h 07F h 0 Direccionado directo e indirecto Direccionado directo 8x52 51Fx 128 bytes 0h INTERNA EXTERNA 64 kB SFR Direccionado indirecto

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Memoria de datos interna


7F h
2Fh.7 21h.7 20h.7

2Fh.0 21h.0 20h.0

30 h 2F h

20 h 1F h

R7 R6 R5 R4 R3 R2 R1 R0
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8 7 0

Zona libre Acceso de bits Bancos de Registros 1, 2 y 3 Registros R0 - R7 (Banco 0)

Directo Indirecto Directo Indirecto Bit Directo Indirecto Registro (*) Directo Indirecto Registro

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Registros de Funciones Especiales


80 88 90 98 a0 a8 b0 b8 c0 c8 d0 d8 e0 e8 f0 f8 DPL DPH PCON TCON TMOD TL0 TL1 TH0 TH1 P1 SCON SBUF Con RESET todos los SFRs P2 van a 00h excepto SP IE (07) y Pi (FFh) P3 IP PSW ACC B
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P0

SP

Aqu se incluyen los SFRs de los perifricos adicionales

Smbolo

Nombre

Direccin

SFRs

ACC B PSW SP DPL DPH P0 P1 P2 P3 IP IE TMOD TCON TH0 TL0 TH1 TL1 SCON SBUF PCON

Acumulador Registro B Palabra de Estado. Puntero de la Pila Byte Menos Significativo de DPTR Byte Ms Significativo de DPTR Puerto 0 Puerto 1 Puerto 2 Puerto 3 Control de Prioridad de la Interrupcin. Control de habilitacin de la Interrupcin Control de Modo de los Temporizadores Control de los Temporizadores Byte Alto del Temporizador 0 Byte Bajo del Temporizador 0 Byte Alto del Temporizador 1 Byte Bajo del Temporizador 1 Control del Puerto Serie Buffer de Datos del Puerto Serie Control de la potencia

0E0H 0F0H 0D0H 81H 82H 83H 80H 90H 0A0H 0B0H 0B8H 0A8H 89H 88H 8CH 8AH 8DH 8BH 98H 99H 87H

Palabra de estado (PSW)


7 6 5 4 3 2 1 0

AC

F0

RS1

RS0

OV

Acumulador en operaciones de bits

Seleccin de banco de registro

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