UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERIA ELECTRONICA

LABORATORIO DE CIRCUITOS DIGITALES II
LABORATORIO No. 2 : Circuitos Latch y Flip - Flop
Profesor: Ing. Oscar Casimiro Pariasca
I.
1.
2.
3.
4.

OBJETIVO:
Analizar el principio de funcionamiento de los flip-flops RS, D, JK y T utilizados comercialmente.
Identificar las diferencias entre un Flip-Flop y un latch de tipo D.
Observar el efecto del reloj en los Flip Flop temporizados y la sincrona de las entradas y salidas.
Implementar circuitos utilizando estos dispositivos de almacenamiento.

II. MATERIALES y EQUIPO :

- Protoboard, cables de conexin.
- CI. TTL :7400, 7402, 7404, 7408, 7474, 7475, 7476 (x 2) , otros flip-flops ( 74112)
- Resistencias= 4 x 120 ohm watt; 4 x 1K ohm; leds x 4.
- Fuente de c.c. +5 voltios, generador de pulsos, osciloscopio, VOM.
III.
CUESTIONARIO PREVIO
1. Indique la diferencia entre los latches y los flip-flops
2. Explicar la diferencia entre circuitos con entradas sncronas y con entradas asncronas.
3. Explique el funcionamiento del flip-flop RS sncrono implementado con puertas NAND? Cmo deben ser
los pulsos de reloj? . Muestre con una tabla de verdad.
Qu sucede con las salidas si, mientras el pulso de reloj
Ck est en 1, se producen cambios en las entradas S y/o
R?
Explique el caso cuando un biestable es activado con
flancos de pulsos de reloj.
Cul es la ecuacin caracterstica de un biestable R-S
sncrono?
4. Explique el funcionamiento del flip-flop JK con seal de reloj.
Muestre la tabla de verdad . Cul es su ecuacin caracterstica?
5. Explique para qu se utilizan las entradas de prefijacin asncronas ( Preset Clear ) ( Set Reset ) en los
flip-flops?.
6. Las siguientes formas de onda se aplican a las entradas J-K , entradas asncronas y de reloj, como se muestra
en la figura. Suponer que Q se encuentra inicialmente en RESET. Dibujar la forma de onda de salida en Q

7. Realizar las siguientes conversiones:

a.- Utilizando un flip_flop J-K obtenga el tipo D y el tipo T.
b.- Utilizando un flip_flop D obtenga el tipo T.
c.- Utilizando el Latch tipo D obtenga un Flip_Flop tipo D.
Utilizando mapas de Karnaugh, obtenga las ecuaciones caractersticas a partir de las tablas de verdad para los
biestables D y T
8. Muestre los smbolos de los flip-flops de acuerdo a la norma ANSI/IEEE y a la norma IEC. Presentar los
diagramas esquemticos de los C.I. utilizados en esta prctica, as como sus tablas de verdad.
9. Tpicamente, las hojas de especificaciones de los fabricantes especifican cuatro tipos de retardos asociados con los
flip-flop. Nombrar y describir cada uno de ellos.
10. Realizar la simulacin de los circuitos de la prctica experimental..
Ing. Oscar Casimiro Pariasca
Sem. 2015-I

IV. PARTE EXPERIMENTAL:

1. Latch SR con puertas NOR y NAND Completar la tabla de verdad y el diagrama de seales para los
circuitos mostrados. Utilizar compuertas 74LS02 y 74LS00 . Coloque LEDs (polarizados adecuadamente) a
las salidas . Verifique siempre las condiciones iniciales.

Compare los resultados obtenidos en ambos circuitos.

2. Latch D y Flip-Flop D
Los conceptos de latch y Flip-Flop a veces son tomados (errneamente) como sinnimos. La principal
diferencia radica en que un latch responde al nivel (ya sea alto o bajo) de una seal de reloj, mientras que un
Flip-Flop solo lo hace nicamente en las transiciones (ascendentes o descendentes).
-

Generador de combinaciones: Para verificar el funcionamiento de los flip-flops, utilizar el siguiente

circuito generador de reloj, con el CI 7476 (flipflop JK), con la conexin de terminales indicada:
- Observar y graficar las formas de onda en los terminales A, B y C, en su relacin correcta de tiempos.

Verificar el funcionamiento del flip flop 74LS74 - tipo D. Verificar las entradas de PRESET y CLEAR.
Mostrar un diagrama de tiempos para las seales D, CK y Q.

Verificar el funcionamiento del latch 74LS75 - tipo D. Mostrar un diagrama de tiempos para las seales D, EN y Q.

Conectar el circuito siguiente . En el circuito generador de

combinaciones, aplique con el generador de pulsos una seal
TTL de 10 KHz y con la ayuda del osciloscopio, elabore el
diagrama de tiempos que contenga las salidas del generador
(entradas D, E y CLK) y las salidas Qs del latch y
del Flip-Flop. Dibjelas mostrando la escala adecuada.

Ing. Oscar Casimiro Pariasca

Sem. 2015-I

3. Flip-Flop JK
- Verificar la operacin del flip flop 74LS76 y del 74LS112.
Conectar el siguiente circuito: con ayuda del osciloscopio,
obtenga un diagramas de tiempo con CLK, J, y Q; dibuje las
seales adecuadamente.
NOTA: Recuerde verificar en estos circuitos, la presencia de
los flancos y no el pulso.
Intercambiar las entradas J y K realice un nuevo diagrama de
tiempos. Analizar los resultados.
- Cmo es la frecuencia de la seal de salida respecto a la seal de entrada?
4.- Obtener un flip-flop tipo T a partir del circuito anterior. Conecte la salida B del generador de combinaciones
a la entrada T del flip-flop. Con el nuevo circuito, obtenga el diagrama de tiempos. Verificar su tabla de
verdad.
Invertir las entradas T y CLK y obtenga un nuevo diagrama de tiempos. Analizar los resultados.
V. CUESTIONARIO FINAL:
1. Qu es un circuito secuencial ?
2. Analizar el circuito generador de combinaciones. Qu tipo de circuitos utiliza?, En qu estado trabaja?.
3. Explique el funcionamiento de un latch como eliminador de rebote de los contactos de un interruptor.
4. Cual es la finalidad de un latch? Y un flip-flop?.
5. Explique el funcionamiento de los flip-flops como divisores de frecuencia.
6. Muestre una tabla resumen con las ecuaciones caractersticas obtenidas a partir de las tablas de verdad para
los biestables SR, JK, D , T.
7. Cmo construira un flip-flop J-K utilizando flip-flop T y otras compuertas lgicas?. Explique
8. Utilize los manuales de especificaciones de TTL y CMOS y haga una lista de dos flip -flops con seal de
reloj disparado por flanco de subida y otros dos flip-flops con seal de reloj disparado por flanco de bajada.
Dibuje el diagrama de terminales de estos circuitos.
9. Se prueba el flip flop de la figura bajo todas las posibles combinaciones de entrada. Est funcionando
correctamente?. Si no es as, cul es la causa de fallo ms probable?

10. Analizar los resultados obtenidos en la parte experimental.

VI. CONCLUSIONES Y OBSERVACIONES.

Ing. Oscar Casimiro Pariasca

Sem. 2015-I