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Diseno Digital Ingenieria
Diseno Digital Ingenieria
Autor:
Rubn Daro Crdenas Espinosa
Matrcula Profesional CL20633345
rdcardenas@gmail.com
Candidato a Doctor en Ciencias con especialidad en Ingeniera Elctrica
Master of Sciences with major in Enginnering Electrical de Atlantic International University
Especialista en Gerencia en Finanzas, Ingeniero Electrnico, Tecnlogo Profesional en
Electrnica y Automatizacin Industrial de Universidad Autnoma de Manizales
Catedrtico del Programa Ingeniera de Sistemas Universidad Minuto de Dios CERES
Chinchin
Gerente de Proyectos Programa Paz y Competitividad y Profesor Asistente del
Departamento de Electrnica y Automatizacin de la Universidad Autnoma de Manizales
Coordinador Ingenieras, Catedrtico programas de posgrado y pregrado Universidad
Antonio Nario Sede Manizales
Catedrtico Tecnologa en Electrnica Universidad de Caldas
Catedrtico UNITECNICA (Ingecmputo) Manizales
5
6
7
7
8
8
10
13
16
20
20
20
21
22
24
25
27
27
30
31
31
32
34
37
39
47
48
50
67
75
76
81
87
91
95
96
99
100
101
102
104
104
106
106
107
108
108
109
110
112
113
113
114
114
114
116
116
117
120
123
123
124
125
126
128
128
130
130
130
132
132
134
134
135
136
139
141
144
149
154
155
155
156
157
163
177
185
186
187
192
193
donde,
di = Dgito en la posicin i.
r = Base del sistema utilizado.
n = No. de dgitos fraccionarios.
p = No. de dgitos enteros.
La base r del sistema numrico es el nmero total de dgitos permitidos para el
sistema.
10
11
12
13
14
15
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
10
1010
11
1011
12
1100
13
1101
14
1110
15
1111
0000
0001
0010
0011
0100
0101
0110
0111
1000
10
1001
11
10
1010
12
11
1011
13
12
1100
14
13
1101
15
14
1110
16
15
1111
17
16
10000
20
17
10001
21
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1,75
0,75
1,5
0,5
1,00
MSB
LSB
58,125
0,125
58
7,25
0,25
0,5
0,875
0,875
LSB
MSB
7158 = (111001101)2
5 5.
Escribimos el nmero +510 en binario de 5 bits
0101
Obtenemos el complemento a 1 de 0101
1010
Al complemento de nmero anterior se la suma 1. El resultado es 1011.
Obtenemos el nmero 1011 en complemento a 2.
11111
Comprobacin en
decimal:
22
+
42
64 ( 26)
Acarreo
010110
+ 101010
1000000
1
Prstamo
10011
- 01001
01010
Acarreo
865
+ 412
1207
Rebasamiento
Ejemplo: Efectuar la suma de 1102 y 1102.
11
Acarreo
110
+ 110
1100
Rebasamiento
Resta binaria en Complemento a 2
En la leccin anterior se vi que el signo de un nmero positivo negativo se cambia
calculando su complemento a 2. La resta de dos nmeros con signo se calcula sumando
el complemento a 2 del sustraendo al minuendo y descartando cualquier bit de acarreo
final. El siguiente procedimiento es necesario para calcular la resta de dos nmeros:
1. Obtener el complemento a 2 del sustraendo.
2. Efectuar la suma del minuendo y el sustraendo en complemento a 2.
3. S la suma presenta rebosamiento indica que la repuesta es positiva. Ignore el
rebasamiento.
4. Si no hay rebosamiento, entonces la repuesta es negativa. Para obtener a
magnitud del nmero binario, obtenga el complemento a dos de la suma.
Ejemplo: Sustraer (1010111 - 1001000)2
1. El complemento a 2 de 1001000 es 0111000.
2. Sumamos el primer sumando y el complemento a 2 obtenido.
111
+
Acarreo
1010111
0111000
10001111
Comprobacin en
decimal:
87
- 72
15
Multiplicacin Binaria
La multiplicacin de dos cantidades binarias es necesario considerar lo siguiente:
Multiplicando A Multiplicador B Multilplicacin (A*B)
0
Comenzaremos con este integrado para verificar el comportamiento de las compuertas vistas
anteriormente. El representado en la figura 17 marca una de las compuertas que ser puesta a
prueba, para ello utilizaremos un fuente regulada de +5V, un LED una resistencia de 220 (ohm), y
por supuesto el IC que corresponda y la placa de prueba.
Figura 17. Prueba de una de las compuertas del Circuito Integrado 74LS08
En el esquema est marcada la compuerta, como 1 de 4 disponibles en el Integrado 74LS08, los
extremos a y b son las entradas que se debern llevar a un 1 lgico (+5V) 0 lgico (GND), el
resultado en la salida s de la compuerta se ver reflejado en el LED, LED encendido (1 lgico) y LED
apagado (0 lgico), no olvide conectar los terminales de alimentacin que en este caso son el pin 7 a
GND y el 14 a +5V. Montado en la placa de prueba te quedara algo as en el Protoboard de la figura
18.
Figura 18. Esquema en Protoboard Prueba de una de las compuertas del Circuito Integrado 74LS08
Esto es a modo de ejemplo, Slo debes reemplazar IC1, que es el Circuito Integrado que est a
prueba para verificar su tabla de verdad.
d. Propiedades de las Operaciones Booleanas
Las operaciones booleanas estn regidas por tres leyes similares a las del lgebra convencional.
Estas incluyen las leyes conmutativas de la suma y la multiplicacin y la ley distributiva.
Leyes conmutativas en dos variables
1. Ley conmutativa de la suma se enuncia como sigue
X+Y=Y+X
En aplicacin a los circuitos digitales, podramos decir que no importa el orden de conexin de
las entradas a una compuerta OR.
2. Ley conmutativa de la multiplicacin
XY = Y X
En aplicacin a los circuitos digitales, podramos decir que no importa el orden de conexin de las
entradas a una compuerta AND.
Leyes asociativas en tres variables
1. Ley asociativa de la adicin, se escribe en forma algebraica de la siguiente forma
2. F = (A+B)(A+B);
F = AA + AB + AB + BB;
F = AB + AB
F = Z(W + Y)
2.4. Implementacin de Funciones Lgicas mediante Compuertas.
F(0,0,0)
A'B'C'
A+B+C
F(0,0,1)
A'B'C
A+B+C'
F(0,1,0)
A'BC'
A+B'+C
F(0,1,1)
A'BC
A+B'+C'
F(1,0,0)
AB'C'
A'+B+C
F(1,0,1)
AB'C
A'+B+C'
F(1,1,0)
ABC'
A'+B'+C
F(1,1,1)
ABC
A'+B'+C'
Trmino normal: Un producto o trmino suma en donde ninguna variable aparece repetida.
Ejemplo de trmino repetido: XYY, ZXXY
Ejemplo de trmino no repetido: XYZ, ZYX
Trmino suma: Un solo literal o una suma lgica (suma booleana) de dos o ms literales.
Ejemplo: X, X + Y,X+Z, X+Y+Z, X+Y+Z
Un trmino suma es 1 cuando cualquier literal que lo compone es 1.
Ejemplo: El trmino X+Y+Z es 0 para X=0 Y=1 Z=1 y es 1 para el resto de
combinaciones. El valor en binario ser 011 3 en decimal.
Funcin de salida F1
A,B,C(
Cada mintrmino de la funcin anterior representa una compuerta AND de tres entradas y la
implementacin de la funcin es posible a travs de la aplicacin de la operacin OR a las salidas de
las cuatro compuertas AND. Por tanto, el nmero total de compuertas AND depender del total de
mintrminos de la expresin. El circuito se muestra en la figura 27.
B
0
1
0
1
F2
0
1
1
0
0
1
0
1
1
0
0
1
B)'
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C Funcin de salida F4
0
0
1
0
0
1
1
0
0
0
1
1
0
1
1
1
F4=
A,B,C(
0,1,3,4)= (A+B+C)(A+B+C')(A+B'+C')(A'+B+C).
B
0
1
0
1
F5
0
1
1
0
Si en la ltima columna de la tabla de verdad, o sea en la columna que indica los resultados,
s predominan los ceros es ms conveniente utilizar las suma de productos.
Si en la columna que indica los resultados, predominan los unos, es ms conveniente utilizar
el mtodo del producto de sumas.
Funcin de
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
ABC
ABC
ABC
ABC
ABC
ABC
ABC
ABC
mx
Salida
m0
m1
m2
m3
m4
m5
m6
m7
F(0,0,0)
F(0,0,1)
F(0,1,0)
F(0,1,1)
F(1,0,0)
F(1,0,1)
F(1,1,0)
F(1,1,1)
(a)
(b)
(c)
Tabla 15. Mapa de tres variables
F1 = (m3, m4, m5, m6, m7) = ABC + ABC+ ABC + ABC+ ABC
F1 = (m3, m4, m5, m6, m7) = (m4, m5, m6, m7) + (m3, m7) = [ABC+ ABC + ABC+ ABC]
+ [ABC + ABC].
El primer trmino en la sumatoria es el grupo 1 y el segundo trmino corresponde al grupo 2. En un
mapa de karnaugh, los mintrminos de cada grupo se relacionaran a travs de lazos independientes.
Desarrollando la expresin,
F1 = [AB(C+C) + AB(C+ C)] + [BC(A+A)]= AB(1) + AB(1) + BC(1) = A(B+B) + BC = A + BC.
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
Salida F
0
0
0
1
1
1
1
1
F1 = A + BC
Mapa de Karnaugh de cuatro variables
La construccin de un mapa de Karnaugh de 4 variables es similar al de 3 variables. La diferencia
radica en el nmero de variables de entrada. El mapa por medio de una matriz de 16 celdas,
representa los 16 mintrminos posibles (24) que se pueden obtener con cuatro variables de entrada,
en un arreglo de 4 x 4. La disposicin de celdas en el mapa se muestra en la tabla 17.
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Mintrmino Mintrmino mx
ABCD
ABCD
ABCD
ABCD
ABCD
ABCD
ABCD
ABCD
ABCD
ABCD
ABCD
ABCD
ABCD
ABCD
ABCD
ABCD
Funcin de Salida
m0
m1
m2
m3
m4
m5
m6
m7
m8
m9
m10
m11
m12
m13
m14
m15
F(0,0,0,0)
F(0,0,0,1)
F(0,0,1,0)
F(0,0,1,1)
F(0,1,0,0)
F(0,1,0,1)
F(0,1,1,0)
F(0,1,1,1)
F(1,0,0,0)
F(1,0,0,1)
F(1,0,1,0)
F(1,0,1,1)
F(1,1,0,0)
F(1,1,0,1)
F(1,1,1,0)
F(1,1,1,1)
(a)
(b)
(c)
Tabla 17. Mapa de cuatro variables
Por ejemplo, la celda m9 corresponde al mintrmino 9, ubicado en la fila 10 y la columna 01. La unin
de estos dos nmeros da el nmero 1001, cuyo equivalente es el trmino ABCD - el decimal 9.
La minimizacin por medio de un mapa de 4 variables se puede efectuar con las celdas adyacentes
entre s y las celdas de los bordes que se pueden concatenar para reducir la expresin. Por ejemplo,
m13 y m15 son celdas adyacentes as como m0, m8, m2 y m10.
F3 = C
Ejemplo Utilizar el mapa de Karnaugh para minimizar el producto de sumas,
F4 = (A+B+C+D)(A+B+C)(A+B+C+D)(A+B+C+D)(A+B+C+D)(A+B+C+D)(A+B+C+D)(A+B'+C+D)
F4 = (A+C+D)(B'+D')(A'+D')
Condiciones de No Importa
Hasta el momento se ha asumido que la funcin es igual a 0 en los casos donde la funcin no es
igual a 1. En algunas aplicaciones esta suposicin no es siempre verdadera ya que existen
combinaciones de entrada que no presentan. En un mapa de Karnaugh estas combinaciones de
entrada sirven de herramienta para simplificar la funcin y su representacin se hace por medio de
una X en la celda del mapa. Segn la agrupacin que convenga se asume un valor de 1 0 para la X
con el fin de obtener la expresin ms simple.
Ejemplo
Simplificar la funcin de Boole F5 = (m0, m4, m7, m9) con condiciones de importa,
A B C D
0 0 0 1
0 0 1 0
1 0 0 0
0 0 1 1
0 1 1 0
1 0 0 1
1 0 1 0
0 1 1 1
1 1 1 1
Grupo
Grupo 1
Grupo 2
Grupo 3
Grupo 4
A
0
0
1
0
0
1
1
0
1
B
0
0
0
0
1
0
0
1
1
C
0
1
0
1
1
0
1
1
1
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 1 1
1 0 0
1 1 0
Di = AB + AB
La salida Bo est dada por la suma de productos de los trminos presentes en el rengln
2 de la tabla de verdad:
Bo = AB
Restador Completo
El Restador completo realiza la resta entre dos bits, considerando que se ha prestado un
1 de un estado menos significativo. En la tabla 24 las entradas A, B y C denotan el
minuendo, el sustraendo y el bit prestado. Las salidas Di y Bo representan a la diferencia
y el prstamo.
A
Bo
Di
P = AB + AC + BC
El smbolo y circuito lgico se muestra en la figura 45.
Descripcin
Pasa a Y
Pasa a Y
Complemento a Y
Complemento a Y
Sumador en BCD
Figura 54. Suma BCD con acarreo en el dgito BCD menos significativo
Ejemplo Sumar los nmeros 01111001(79)10 y 00110101(35)10.
La suma de dgito BCD menos significativo de la figura 55 genera acarreo, al igual que el
segundo dgito BCD.
Decimal
Suma Binaria
Suma BCD
C1 S4 S3 S2 S1 C2 S8 S7 S6 S5
0 0
0 0
0 0
0 1
0 0
1 0
0 0
1 1
0 1
0 0
0 1
0 1
0 1
1 0
0 1
1 1
1 0
0 0
1 0
0 1
10
1 0
0 0
11
1 0
0 1
12
1 1
1 0
13
1 1
1 1
14
1 1
0 0
15
1 1
0 1
16
0 0
1 0
17
0 0
1 1
18
0 0
0 0
19
0 0
0 1
OR
0 1 F=Ai Bi
XOR
1 0 F=AiBi
AND
1 1
NOT
F=A'i
Seccin Aritmtica
El componente bsico de la seccin aritmtica es un sumador en paralelo (ver figura 47).
Las operaciones aritmticas configuradas en el circuito aritmtico se presentan en la tabla
Salida N
Funcin
S1
S0
Cin
Descripcin
Transferir A
A+1
Incrementar A
A+B
Suma agregar B a A
A+B
Agregar el complemento de 1 de B a A
A+B+1
Agregar el complemento de 2 de B a A
Todos unos
A-1
Decrementar A
Todos unos
Trasferir A
S0
Ni
Bi
Bi'
Diseo de una Unidad Aritmtica Lgica: se deben seguir los siguientes pasos:
1. Disear la seccin aritmtica independientemente de la seccin lgica.
2. Determinar las operaciones lgicas del circuito aritmtico, asumiendo que los
acarreos de salida de todas las etapas son 0.
3. Modificar el circuito aritmtico para obtener las operaciones lgicas requeridas.
El diseo simple de una ALU se hace utilizando el sumador completo para generar las
operaciones lgicas de la unidad. Por lo tanto es necesario introducir una variable de
control adicional (S2), con el fin de seleccionar entre las operaciones lgicas y aritmticas.
En este diseo, un valor S2 = 1 hace que el circuito efecte operaciones lgicas.
Recordando la salida de un sumador completo:
0 Ai 0
1 Ai Bi
0 Ai Bi'
Ai 1
Ai
Manipulacin
Salida
OR
Ai+Bi
XOR
Ninguna
Ai Bi
AiBi
AND
AiBi
A'i
NOT
Ninguna
A'i
Ai
Bi
Tabla 30. Tabla de obtencin de las funciones lgicas con un sumador completo
Mi = Ai + S2S1'S0'Bi + S2S1S0'Bi'
Ni = S0Bi + S1Bi'
Cini = S2'Ci
La figura 61 muestra el diagrama de la unidad aritmtica lgica de dos etapas.
Descripcin
S2 S1 S0 Cin
0 0 0
Trasferir A
0 0 0
A+1
Incrementar A
0 0 1
A+B
Suma
0 0 1
0 1 0
A-B-1
0 1 0
A-B
Sustraccin
0 1 1
A-1
Decrementar A
0 1 1
Transferir A
A+B
OR
1 0 0 X
1 0 1 X
OR-Exclusiva
1 1 0 X
AB
AND
1 1 1 X
Complementar A
I1
X
0
0
1
1
I0
X
0
1
0
1
Y3
0
0
0
0
1
Y2
0
0
0
1
0
Y1
0
0
1
0
0
Y0
0
1
0
0
0
Y0
1
0
0
0
0
0
0
0
Y1
0
1
0
0
0
0
0
0
Salidas
Y2 Y3 Y4 Y5
0 0 0 0
0 0 0 0
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
0 0 0 0
0 0 0 0
Y6
0
0
0
0
0
0
1
0
Y7
0
0
0
0
0
0
0
1
Salidas
0 0 0 1 0 1 0 0 0 0 0 0 0 0 0
0 0 1 0 0 0 1 0 0 0 0 0 0 0 0
0 0 1 1 0 0 0 1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 1 0 0 0 0 0 0
0 1 0 1 0 0 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 0 0 0 0 1 0 0 0 0
0 1 1 1 0 0 0 0 0 0 0 1 0 0 0
1 0 0 0 0 0 0 0 0 0 0 0 1 0 0
1 0 0 1 0 0 0 0 0 0 0 0 0 1 0
1 0 1 0 0 0 0 0 0 0 0 0 0 0 1
1 0 1 1 0 0 0 0 0 0 0 0 0 0 0
1 1 0 0 0 0 0 0 0 0 0 0 0 0 0
1 1 0 1 0 0 0 0 0 0 0 0 0 0 0
1 1 1 0 0 0 0 0 0 0 0 0 0 0 0
1 1 1 1 0 0 0 0 0 0 0 0 0 0 0
Entradas
A B C D
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
.. .. .. ..
1 1 1 1
a
1
0
1
1
0
1
1
1
1
1
X
X
X
Salidas
b c d e f
1 1 1 1 1
1 1 0 0 0
1 0 1 1 0
1 1 1 0 0
1 1 0 0 1
0 1 1 0 1
0 1 1 1 1
1 1 0 0 0
1 1 1 1 1
1 1 0 0 1
XXXXX
XXXXX
XXXXX
g
0
0
1
1
1
1
1
0
1
1
X
X
X
Figura 71. Circuito para la salida a del decodificador BCD a siete segmentos
Salida c En la columna de la salida c se tiene un solo 0, entonces se emplea el PDS:
c = (A + B + C + D)
Figura 72. Circuito para la salida c del decodificador BCD a siete segmentos
Salida e La columna correspondiente a esta salida tiene 4 unos y 5 ceros. Es mejor utilizar
la representacin SDP:
Figura 73. Circuito para la salida e del decodificador BCD a siete segmentos
El resto de salidas se obtiene por las mismas deducciones anteriores.
3.3. Registros de Tres Estados
El principio bsico de un registro de estados es la presencia de tres estados para la salida
del dispositivo (0, 1 y alta impedancia) segn el valor de una entrada de control
predeterminada. El dispositivo ms bsico es el registro ("buffer") de tres estados. Este
registro posee una entrada de habilitacin ("entrada lateral al registro") para determinar su
comportamiento como amplificador, inversor ordinario o dispositivo de alta impedancia. La
figura 74 muestra el smbolo lgico del registro. En los casos 1 y 3 se habilita con estado
activo alto y en los casos 2 y 4 se habilita con estado activo bajo. En estado de activacin
la salida se comporta como amplificador o inversor. Cuando la entrada de habilitacin se
niega, la salida va a un estado de alta impedancia (Z).
]------ n salidas
Codificador Binario
El codificador binario tiene 2n entradas y n salidas. Slo, una sola de las entradas puede
estar activada. La salida suministra el valor binario correspondiente a la entrada activada.
Este tipo de decodificador opera en forma contraria a los decodificadores de 2 a 4, 3 a 8,
estudiados antes.
Codificador de 8 a 3.
El codificador 8 a 3 tiene 8 entradas (I0 a I7), una para cada uno de los ocho dgitos y 3
salidas que conforman el nmero binario equivalente (A0 a A2). La figura 76 muestra en el
diagrama de bloques del decodificador.
Salidas
I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1
Tabla 36. Tabla de verdad de codificador de 8 a 3.
En la tabla de verdad, A0 tiene un 1 lgico para la columnas de entrada con subndice
impar. La salida A1 es 1 en la columnas I2, I3, I6 e I7 y la salida A2 es 1 en la columnas I4, I5,
I6 e I7. Las expresiones lgicas son las siguientes:
A0 = I1 + I3 + I5 + I7
A1 = I2 + I3 + I6 + I7
A2 = I4 + I5 + I6 + I7
Por ejemplo, s est activada la entrada 3, la salida es 011. El circuito se construye con
compuertas OR y se muestra en la figura 77.
Salidas
I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0
X X X X X X X 0
X X X X X X 0 1
X X X X X 0 1 1
X X X X 0 1 1 1
X X X 0 1 1 1 1
X X 0 1 1 1 1 1
X 0 1 1 1 1 1 1
0 1 1 1 1 1 1 1
BCD
A3 A2 A1 A0
A3 = 8+9
Por tanto las funciones siguientes corresponden a:
A2 = 4+5+6+7
A1 = 2+3+6+7
A0 = 1+3+5+7+9.
Ahora configurando el anlisis en un circuito combinacional, se obtiene el siguiente
circuito sin necesidad de una entrada para el bit 0.
La
la
un
en
Entrada de Seleccin de
datos
Entrada
Seleccionada
S1
S0
I0
I1
I2
I3
.
La figura 87 muestra un demultiplexor de 1 a 4 lneas. Las lneas de seleccin de datos
activan una compuerta cada vez y los datos de la entrada pueden pasar por la compuerta
hasta la salida de datos determinada. La entrada de datos se encuentra en comn a todas
las AND.
Figura 91. Circuito Lgico para el Generador de Paridad Par de tres bits.
El bit de paridad y el mensaje de tres bits, se transmiten a su destino donde se aplican a
un circuito de observacin de paridad.
La salida C del comprobador de paridad debe ser 1 para indicar el error de transmisin. El
error se presenta cuando el nmero de unos en sus entradas es impar.
La tabla de verdad 43 muestra las entradas y las salidas del circuito.
Bits de entrada
CP= A B C D
=ABCD
Figura 93. Circuito Lgico para el comprobador de paridad par de tres bits
3.7. Comparadores
Los circuitos comparadores son sistemas combinacionales que comparan la magnitud
de dos nmeros binarios de n bits e indican cul de ellos es mayor, menor o s existe
igualdad entre ellos. Existen varias configuraciones de circuitos de un nivel sencillo a
uno ms complejo para determinar relaciones de magnitud.
Comparador de Magnitudes de un Bit
La comparacin de dos bits se puede realizar por medio de una compuerta EXOR o
una NEXOR. La salida del circuito es 1 si sus dos bits de entrada son diferentes y 0 si
son iguales. La figura 94.muestra el circuito comparador de magnitudes de un bit.
Salida F
Numeracin
Salidas
S0
S1
S2
S3
S4
S5
S6
S7
Salida
Pines de
Entrada de
Datos del
Multiplexor
Conexiones al
Multiplexor
B = S2
C = S1
D= S0
F1
Datos
Conexin al
Multiplexor
D0
GND
D1
VCC
D2
GND
D3
VCC
D4
VCC
D5
VCC
D6
VCC
D7
VCC
D8
GND
D9
VCC
D10
GND
D11
GND
D12
VCC
D13
GND
D14
VCC
D15
GND
001
010
011
100
101
110
111
Pines de
Entrada
del Mux
Do
D1
D2
D3
D4
D5
D6
D7
Vcc
GND
Vcc
Vcc
Conexin
para
GND
obtener la
funcin
0.8/RC
R 500W
74LS14
0.8/RC
R 2W
74HC14
1.2/RC
R 10MW
Si Ri Qi+1
0
Qi
Tabla 48. Estados lgicos del FLIP-FLOP R-S con compuertas NAND
Si Ri Qi+1
0
Qi
Tabla 49. Estados lgicos del FLIP-FLOP R-S con compuertas NOR
4.9.2. FLIP FLOP RS - Controlado por un pulso de reloj: En este caso voy a utilizar
el ejemplo de las compuertas NAND, pero le agregaremos dos compuertas ms, y
uniremos la entrada de cada una a una seal de Reloj
CLK
Qi+1
Qi+1
0 0
Qi
1 0
0 1
1 1
Q i'
CLK
Qi+1
Qi
Qi'
...
...
...
...
...
15
16
17
...
...
...
...
...
Donde fCLK corresponde a la frecuencia de la seal del reloj. De igual forma las
frecuencias de las salidas de los dems FLIP-FLOPs estaran dadas por las siguientes
expresiones:
Se plantea como ejercicio dibujar la seal de reloj y las seales de salida de los FLIPFLOPs para confirmar estos resultados.
Este contador se puede modificar para que opere a cualquier nmero MOD entre 1 y
16. De forma general un contador de n bits se puede modificar para cualquier nmero
MOD2n, y para lograrlo es necesario utilizar la entrada asincrnica de borrado CLR de
los FLIP-FLOPs, como veremos a continuacin.
5.3. Contadores con nmeros MOD < 2n
Los contadores bsicos pueden ser modificados para producir nmeros MOD < 2n,
permitiendo que el contador omita estados que normalmente hacen parte de la
secuencia de conteo. La forma ms usual para lograr esto se puede ver en la Figura
Nmero de pulsos
Q3
Q2
Q1
Q0
...
...
...
...
...
10
11
...
...
...
...
...
Q3
Q2
Q1
Q0
...
...
...
...
...
15
16
17
...
...
...
...
...
Q2
Q1
Q0
Nmero de
pulsos
Q3 Q2 Q1 Q0
...
...
...
...
...
15
16
Imagen
Contador
Binario
Dcadas
Up/Down
Contador
Binario (14
bits)
Contador
Binario (12
bits)
Terminales
Descripcin
PE
P0...P3
Q0...Q3
C.I'
C.O'
B/D
U/D
Vdd, Gnd
Alimentacin
Q1 ... Q13
RES
INP
Vdd, Gnd
Alimentacin
Q0 ... Q11
CLK
RES
Vdd, Gnd
Contador
Decadal (4
bits)
CLR'
CLK
A, B, C, D
ENP, ENT
Entradas de Sostenimiento
LD'
CLR'
CLK
A, B, C, D
ENP, ENT
Entradas de Sostenimiento
LD'
LD'
M/m
RCO
CLK
VDD, GND
Alimentacin
X 0
X Q0
Transmisin de datos.
Conversin de protocolo serie en paralelo y viceversa.
Puertos de salida de los microcomputadores.
Secuenciadores (luces y anuncios publicitarios).
Multiplicaciones y divisiones por 2, 4, 8, 16 bits.
Operaciones que se hacen en forma secuencial.
A = DA = AX + BX
B = DB= AX
La salida Y esta dada por:
Y = (A + B)X
Observando esta ltima ecuacin se concluye que la salida (Y) es funcin del estado
presente del sistema (A y B) y de la entrada asincrnica (X).
Las ecuaciones lgicas en los circuitos secuenciales tienen una estructura formada por
dos clases de estados:
Salida
Estado Actual
X=0
X=1
X=0 X=1
AB
AB
AB
00
00
01
01
00
11
10
00
10
11
00
10
Qi+1
Estado
Siguiente
Q2
Q1
Q0
Q2
Q1
Q0
J2
K2
J1
K1
J0
K0
Asignacin de estados
Construccin del diagrama de transicin
Elaboracin de la tabla de estados
Obtencin de ecuaciones o funciones lgicas
Realizacin de circuitos lgicos
JA KA JB KB
X 0 X
X 1 X
X X 1
X X 0
X 0
0 X
X 0
1 X
X 0 X 0
X 1 X 1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
1
1
0
0
1
0
1
0
1
1
0
0
1
0
0
0
1
0
0
JA
0
0
0
1
0
1
X
X
X
X
Excitaciones
KA JB KB JC
X 0 X X
X 1 X X
X X 0 1
X X 1 0
X X 1 X
X X 1 X
0 0 X 1
0 0 X 0
1 0 X X
0 0 X X
KC
0
1
X
X
0
1
X
X
0
1
Salida
Y
0
0
0
0
0
0
0
1
0
1
Para observar los fenmenos que pueden ocurrir en este tipo de sistemas, a
continuacin se describe un procedimiento para analizar los estados lgicos, el cual se
desarrolla en los siguientes pasos:
Obtencin de las ecuaciones lgicas del circuito. Segn la lgica del circuito se
deducen las siguientes expresiones para los estados de excitacin y salida.
Comparando este circuito con el de la figura 151, se observa que la variable de
excitacin corresponde a la variable de salida, por esta razn las expresiones
son las mismas.
Y = x1x2' + x2y
z = x1x2' + x2y
S = x1y'
R = x2y
z = x1y
A partir de las expresiones lgicas se puede construir el diagrama de tiempos para las
variables del circuito. En la figura 157 se observan las transiciones de los estados
correspondientes a la secuencia de las seales de entrada.
Verde (3 ciclos)
Amarillo (1 ciclo)
Rojo (3 ciclos)
Rojo-Amarillo (1 ciclo)
Donde cada ciclo representa una transicin en la seal de reloj. Observe que la
duracin de la secuencia de los cuatro estados es de 8 ciclos.
El primer paso para realizar el diseo consiste en asignar los estados lgicos, como se
puede notar en la tabla 69. Esta asignacin de estados se puede hacer de forma libre
y no necesariamente debe corresponder a una secuencia binaria, sin embargo, en
este caso por comodidad sean establecido de esta forma para implementar el circuito
con base en un contador sincrnico de tres bits.
Verde
Amarillo
Rojo
Rojo-Amarillo
Q2
Q1
Q0
Numero
de paso
S1
S2
S3
S4
ON
OFF OFF
ON
ON
OFF
ON
OFF
OFF
ON
ON
OFF
OFF
ON
OFF
ON
S1
S3
J1 K1 J3 K3
Economa.
Menos espacio en los impresos.
Se mantiene la reserva del diseo.
Se requiere tener menos inventarios que con circuitos estndar SSI, MSI.
Menos alambrado.
Tipos de Salidas
Registro.
RA
Registro asncrono.
Registro O exclusivo.
Vestil.
Macroclula.
GALs comerciales: Las diversas GAL tienen el mismo tipo de matriz programable. Se
diferencian en el tamao de la matriz, en el tipo de OLMC (Las macroceldas Lgicas
de Salida que contienen circuitos lgicos programables que se pueden configurar
como entrada o salida combinacional y secuencial) y en los parmetros de
funcionamiento, tales como velocidad y disipacin de potencia.
Referencia Nmero de Pines
tPD
ICC (mA)
Caractersticas
2
GAL16V8A
20
GAL18V10
20
GAL22V8A
24
GAL22RA10
24
15, 20
115
GAL22V10
24
10, 15, 25
130
GAL26CV12
28
15, 20
130
GAL6001
24
30, 35
150
E CMOS FPLA
ispGAL16Z8
24
30, 35
190
15, 20
115
PLD
Entradas
Salidas
Salidas
N de
por
Entradas
Salidas
combinacionales
tipo
pines compuerta principales
combinacionales
bidireccionales registro
AND
PAL16R4
20
16
PAL16R6
20
16
PAL16R8
20
16
PAL20R4
24
20
12
PAL20R6
24
20
12
PAL20R8
24
20
12
Las salidas se pueden programar como salida secuencial o como salida combinacional
dependiendo del estado de los fusibles de seleccin ubicados en la macrocelda lgica
de cada salida. La macrocelda corresponde al conjunto de elementos agrupados en
cada salida, incluyendo la compuerta OR).
Figura 178. Macroceldas lgicas para el PLD GAL16V8. (Copyright 1999 by John F.
Wakerly).
Estas celdas son conocidas como OLMCs de la sigla en ingls Output Logic MacroCell
y en la figura 178 se observa la estructura interna de una de estas celdas en sus dos
configuraciones disponibles (salida secuencial y salida combinacional).
7.6. Memorias: La mayora de los procesos lgicos en electrnica digital se
encuentran constituidos por sistemas que manipulan la informacin binaria para dar
como resultado una o varias salidas.
En el proceso de manipular la informacin, los sistemas requieren del almacenamiento
temporal o permanente de los estados lgicos. Un ejemplo de este tipo de sistemas
son los microcomputadores, los cuales necesitan del almacenamiento tanto de datos
como de los programas que manipulan la informacin.
Aspectos Generales sobre Memorias
Las unidades de memoria son mdulos conformados por un conjunto de cerrojos o
condensadores agrupados de tal forma que almacenan varias palabras binarias de n
bits. Cada una de ellas tiene la capacidad de almacenar un bit de informacin (1 o 0), y
se conocen con el nombre de celdas de memoria. Las celdas o bits de memoria se
ubican mediante la fila y la columna en la que se encuentra. En la figura 179 se
observa como ubicar un bit y una palabra dentro de una memoria.
Tiempo de Acceso
Ncleo de Ferrita
0.3 - 1.0 us
Cinta Magntica
5 ms - 1s
Disco Magntico
10ms - 50 ms
CD ROM
200 ms 400 ms
2ns 300 ns
0.5ns 30 ns
Ventajas
DRAM
Desventajas
La velocidad de acceso
es alta.
Para retener los datos
solo necesita estar
energizada.
Son mas fciles de
disear.
Mayor densidad y
capacidad.
Menor costo por bit.
Menor consumo de
potencia.
A0...An (Bus de direcciones): Estos pines son las entradas para seleccionar la
posicin de memoria a escribir o leer y su cantidad define la capacidad de
palabras que puede almacenar, dada por la expresin 2n, donde n es el nmero
de pines.
D0...Di (Bus de Datos): Corresponde a los pines de entrada y salida de datos.
En el mercado se consiguen generalmente buses de 1, 4, 8 y 16 bits y lo ms
usual es encontrar chips tengan 8 entradas de datos.
CS (Chip Select): Este pin se utiliza para seleccionar el chip de memoria que
se desea acceder. Esto en el caso del usar dos o ms memorias similares.
OE (Output Enable): Utilizado para habilitar la salida de datos. Cuando se
encuentra en estado activo las salidas tiene alta impedancia o actan como
entradas.
R/W (Read/Write): Entrada utilizada en las memorias RAM para seleccionar
la operacin de lectura o escritura
VCC y GND (Alimentacin): Corresponden a los pines de alimentacin del
circuito integrado. Algunas tienen disponible tres pines para este propsito,
pero por lo general son dos y el valor de la tensin de alimentacin depende de
la tecnologa de fabricacin del circuito.
Caractersticas Tcnicas
Referencia 28F256
Tipo FLASH EEPROM
Capacidad (bits) 32768 X 8
Tipo de salida (5V) (Vp=12.5V)
Tiempos de Acceso 90/100/120/150 ns
Encapsulado DIL-28
En 1974, General Electric firm un acuerdo con Monolithic Memories para desarrollar
un PLD de mscara programable incorporando las innovaciones de General. El
dispositivo se bautiz como Programmable Associative Logic Array (PALA, matrz
lgica asociativa programable). El MMI 5760 fue terminado en 1976 y poda
implementar circuitos multinivel o secuenciales de ms de 100 puertas. El dispositivo
estaba soportado por el entorno de desarrollo de General, donde las ecuaciones
Booleanas podan ser convertidas a patrones de mscara para configurar el
dispositivo. El integrado nunca se comercializ.
CPLDs: Las PALs y GALs estn disponibles slo en tamaos pequeos, equivalentes
a unos pocos cientos de puertas lgicas. Para circuitos lgicos mayores, se pueden
utilizar PLDs complejos o CPLDs. Estos contienen el equivalente a varias PAL
enlazadas por interconexiones programables, todo ello en el mismo circuito integrado.
Las CPLDs pueden reemplazar miles, o incluso cientos de miles de puertas lgicas.
Algunas CPLDs se programan utilizando un programador PAL, pero este mtodo no es
manejable para dispositivos con cientos de pines. Un segundo mtodo de
programacin es soldar el dispositivo en su circuito impreso. Las CPLDs contienen un
Las FPGAs utilizan una rejilla de puertas lgicas, similar a la de una matriz de puertas
ordinarias, pero la programacin en este caso la realiza el cliente, no el fabricante. El
trmino field-programmable (literamente programable en el campo) se refiere a que la
matriz se define fuera de la fbrica, o "en el campo".
sistemas
de
visin
para
computadoras,
reconocimiento
de
voz,
RUEDA, Luis Tutorial de Electronica Digital. Argentina 2004. Archivo PDF Capstone
course independent study program. Publicacin: Ewing, N.J. Exploring Design &
Engineering Project, 2000 Documento: Ingls (eng) User interface design for electronic
appliances http://www.netLibrary.com/urlapi.asp?action=summary&v=1&bookid=83298
Baumann, Konrad,; Thomas, Bruce, Publicacin: London ; New York : Taylor &
Francis, 2001 Documento: Ingls (eng) : User interface design for electronic appliances
http://site.ebrary.com/lib/albertaac/Doc?id=10071249
http://site.ebrary.com/lib/rdcollege/Doc?id=10071249
Baumann,
Konrad,;
Thomas,
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User interface design for electronic appliances
http://www.contentreserve.com/TitleInfo.asp?ID={00AB336C-C8FA-4441-ACE041DE57F970F}&Format=50
http://www.contentreserve.com/TitleInfo.asp?ID={ABBFFCD1-6547-4567-BB8829F12EA9A34D}&Format=50 Baumann, Konrad,; Thomas, Bruce, Publicacin: London
; New York : Taylor & Francis, 2001 Documento: Ingls (eng) : The digital sublime
myth,
power,
and
cyberspace
http://www.netLibrary.com/urlapi.asp?action=summary&v=1&bookid=122533
/
Mosco,
Vincent. Publicacin: Cambridge, Mass. : MIT Press, 2004 Documento: Ingls (eng)
http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/100301.htm
http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/100501.htm
http://www.monografias.com/trabajos12/mosscur/mosscur.shtml
http://www.zona-warez.com/tutoriales-ingenieria_electrica.html
http://electronred.iespana.es/electronred/Circuitosintegra.htm
2.
a.
b.
c.
d.
3.
a.
b.
c.
d.
4.
a.
b.
c.
d.
5.
a.
b.
c.
d.
U2A
D1
LED1
C
0V
a.
b.
c.
d.
(AB)+BC
(A+B)+(B+C)
AB+(BC)
(A+B)(B+C)
a.
b.
c.
d.
A(B+C)
A+BC
A(B+C)
A+(BC)
a.
b.
c.
d.
C
C
B+C
B+C
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D Y1 Y2 Y3 Y4
0 0 0 0 0
1 0 0 0 0
0 1 1 0 1
1 1 1 1 1
0 1 1 1 1
1 1 1 1 1
0 1 1 1 1
1 1 0 1 1
0 0 0 0 1
1 0 0 0 1
0 1 1 1 1
1 1 1 1 0
0 0 0 0 0
1 0 0 0 0
0 0 0 0 1
1 1 1 1 1
U1
74LS151
I7
I6
I5
I4
I3
I2
I1
I0
E
S2
S1
S0
Y
YN
D 0V
C 0V
B
0V
D1
LED1
U2A
A
0V
a.
b.
c.
d.
Y1
Y2
Y3
Y4
E1
E0
A 5V
B 5V
C 0V
D 5V
e.
f.
g.
h.
A3
A2
A1
A0
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
U2A
U3B
D1
LED1
U3A
Y1
Y2
Y3
Y4
L1
V2
5V
U1A
V1
0V
Clock
J
CP
K
Q
_
Q
R
U2B
S
Q
_
Q
U2A
U1B
S
J
CP
K
L4
L2
J
CP
K
Q
_
Q
R
S
J
CP
K
Q
_
Q
R
U8A
L6
L8
U7A
U6A
U5A
V5
5V
L7
V8
5V
U4B
Clock
V3
5V
U3B
U4A
S
J
CP
K
R
J
CP
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Objetivo General:
Permitir que el estudiante pueda digitalizar seales fsicas utilizando los componentes
adecuados de Electrnica Digital.
El proyecto consiste en que el estudiante deber adquirir una seal anloga (temperatura)
por medio de un conversor Anlogo Digital ADC0804, visualizar su digitalizacin a travs
de diodos Led e implementar un circuito que determinar el estado actual de la temperatura
y dos (2) estados de alarma as:
1) Alarma A: Se activar cuando la temperatura este por debajo de los 12 grados
Centgrados
2) Alarma B: Se activar cuando la temperatura supere los 38 grados Centgrados.
Preguntas:
Cul es la resolucin del conversor anlogo digital?
Cuntas muestras por segundo puede tomar el ADC0804?
Qu modificaciones realizara en el circuito para poder adquirir ms de una seal?
Cules son las limitantes del sensor de temperatura?
Qu puede decir de la linealidad del sensor?
Elaborar informe que contenga: diagrama del circuito, respuestas a las preguntas anteriores,
conclusiones y posibles aplicaciones para dicho montaje.