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Lògica Combinacional
Lògica Combinacional
Ejercicios
Tema: Circuitos combinacionales
Diciembre 2008
PROBLEMAS
2
Figura P3.1
Circuito
X2
Figura P3.2
3.3
154
CAPTULO 3
TECNOLOGiA DE IMPLEMENTACIN
Figura P3.3
.3.4
3.5
3.6
VDD
VI
VXI
P3.4
3.7
l'~
155
.c,
" ,-.
'" ,";"
';,!,"C
VDD
4
Figura P3.5
*3.8
Figura P3.6
PON en un circuito
CMOS.
156
CAPTULO 3
3.9
TECNOLOGtA
DE IMPLEMENT
ACIN
En la figuraP3.7se
VDD
VXl
VX2
-1
-1
VI
Vx3
:.
Vx.
Figura P3.7
3.10
3.11
= xy + Xl.
*3.14
,m, VGS = 5 y Y VT
= 2.5,mjO.5
1 v: Calcule
= 5y
VDS= 0.2 V
a) ID cuando VDS
b) ID cuando
3.16 ParauntransistorNMOS,supongaquek~
= 20 ,Ajy2, WjL = 5.0,mjO.5
,m, VGS= 5 V Y VT = 1 v: Calcule RDspara pequeos VDS"
*3.17
---
3.18
= -3.3YyVr=
VDD
VDD
Figura P3.8
3.21
Inversor
seudoNMOS.
a) La corrienteesttica,les,.,
b) La resistenciade encendidodel transistorPMOS
c) VOH
d) La potenciaestticadisipadaen el inversor
e) La resistenciade encendidodel transistorNMOS
f) Supongaque el inversorse usa para dirigir una cargacapacitivade 70 tF.
Con la ecuacin3.4, calcule los retrasosde propagacinde bajo a alto y de
altoa bajo
157
158
CAPTULO 3
3.22
3.23
TECNOLOGfA DE IMPLEMENTAClN
a W/L
= 4.0
11 11
I..w./0.5 .um.
'-'"
En el ejemplo 3.13 (vasela figura 3.72) semuestraque en la tecnologaseudoNMOS el dispositivo de subida se implementa con un transistor PMOS.
Repita este problema para una compuerta NAND construida con tecnologa
seudoNMOS. Asuma que ambos transistores NMOS en la compuerta tienen
los mismos parrnetros, como se especifica en el ejemplo 3.14.
3.24
*3.25
VOL
0.3 V y VDD
= 5~
calcule los
mrgenes de ruido NM H Y NM L .
3.27
cualquiertiempo dado.
3.31
En un inversorCMOS, supongaque W"/L,,= 2 Y Wp/Lp= 4. Parauna compuertaNAND CMOS, calcule las razonesrequeridasW/L de los transistores
NMOS y PMOS talesque la corrientedisponibleen la compuertaparadirigir
la salidatanto a bajo como a alto seaigual a la del inversor.
.3.32
3.33
3.34
- ~.-.
3.35
PROBLEMAS
En la figura 3.69 mostramosuna solucin al problemade disipacin de potencia estticacuandose usan transistoresde paso NMOS. Suponga
que el
8
transistor de subida PMOS se quita de este circuito. Asuma los parmetros
e.ttal
3.36
3.37
3.38
3.39
3.40
3.41
3.42
salida h en el PLA.
3.43
Supongaque1; se implementacomo se describi en el problema3.37 y enumere todas las otras posiblesfuncioneslgicas que puedenrealizarsecon la
salida h en el PLA.
3.44
.3.45
3.46
;~;!.
159
~
'.
...
,
160
CAPTULO 3
TECNOLOGtA DE IMPLEMENTACIN
3.49
implementa.
En la figura 3.39 se muestra un FPGA programado para implementar una funcin. En la figura se observa un pin usado para la funcin f y varios pines que
no se utilizan. Sin cambiarla programacinde algn interruptor que estencendidoen el FPGA de la figura, enumereotras 10 funcioneslgicas,adems
def, que puedanimplementarseen los pinesno usados.
Supongaque un arreglo de compuertascontieneel tipo de celdaslgicasdescrito en la figura P3.9.Las entradasinl, . . . , in?puedenconectarsea 1, a Oo a
cualquierseallgica.
a) Muestrecmo puedeusarsela celda lgica pararealizar! = X1X2 + X3'
b) Muestrecmo puedeusarsela celda lgica pararealizarf= XIX3+ X:zX3'
Figura P3.9
3.50
Supongaqueexisteun arreglode compuertasen el que la celdalgica empleada es una compuertaNANO de tres entradas.Las entradasa cadacompuerta
NAND puedenconectarseal, a O o a cualquier seallgica. Muestrecmo
puedenrealizarselas funcioneslgicassiguientesen el arreglode compuertas.
(Sugerencia:Aplique el teoremade DeMorgan.)
a)f=
b)f=
3.51
X1X2
+ X3
XIXzX4
+ XzX3X4+ XI
a) Use susherramientasCAD para implementarfen algn tipo de chip, digamos un CPLD. Demuestrela expresinlgica generadaparaf por las herramientas.Use simulacin de tiempo para determinarel tiempo necesariopara
un cambio en las entradasXI' X2o X3para que sepropaguena la salidaf.
b) Repitael inciso a) con un chip diferente,digamosun FPGA. parala implem~ntacinnrl~1cire11itn
161
= XIX3X6
Figura P3.10
*3.55
10
(XI +.%3+.%4)
3.54
~2
Figura P3.11
11
~lX2X3X4
x5X6X"" 0000
0001
...
1110
1111
000
'"o
mi
'"112
'"120
001
'"1
'"9
'"113
'"121
'"10
'"114
ml22
ml15
ml23
'"116
'"I~
O 10m2
...
011
m3
mil
100
m4
"'12
101
'"s
ml3
"'117
'"125
110
m6
"'14
'"118
ml26
111
'"7
ml5
'"119
"'127
Figura 4.55
237
PROBLEMAS
marcadoscon asterisco.
Al final del libro seproporcionanlas respuestasa los problemas
.4.1
Encuentrelas formasen SOPy POS de costo mnimo para la funcin!(xI' x2' X3) = m(l, 2,
.4.2
4.3
3,5).
Repitael problema4.1 parala funcin(XI. X2,X3)= m(l. 4. 7) + D(2,5).
Repitael problema4.1 parala funcin!(xI' . . . , x~ = nM(O,1,2,4, 5, 7, 8, 9, 10, 12, 14,
4.4
*4.5
4.6
15).
Repitael problema4.1parala funcinf(xl' . . . ,x~ = m(O, 2, 8,9, 10, 15) + 1>(1,3, 6, 7).
Repitael problema4.1 parala funcinf(xl"" ,XS)= nM(l, 4t 6, 7, 9,12, 1St17,20,21t 22,
23,28,31).
Repitael problema4.1parala funcin!(.%l'. .. '.%5)= Em(O, 1,3,4,6,8,9, 11,13,14,16,19,
20,21,22,24,25) + D(S,7,12,15,17,23).
4.7
Repitael problema4.1 para la funcin!(xI' . . . , xs) = m(l, 4,6,7,9, 10, 12, 15, 17, 19,20,
23, 25, 26, 27, 28, 30, 31) + L>(8,16,21, 22).
4.8
-4.9
4.10
_. --4.
f
CAP TUL O 4
238
.4.11
Prueba o muestre un contraejemp]o para ]a afinnacin siguiente: si una funcin/tiene una nica
expresin en SOP de costo mnimo, entonces tambin tiene una nica
nicaexpresin en POS de costo
mnimo.
.4.12
g(XI. . . . ..1:4)
D(O.13.14)
11, 12,27)
4.17
84.18 Considerela funcinf= xrs + xlx~4 + xlx2x4 + xlx3x4 + xlxr4 + lx~S + xlxrs' Derive
un circuito de costomnimo que la implementeusandocompuertasNOT,ANO Y OR
4.19
4.20 Encuentre
la realizacinmssimpledela funcinf(xI' . . . , x4) = Em(O,3, 4, 7,9, 10,13,14),
si se suponeque las compuertaslgicastienen una entradade cargamxima de dos.
-4.21
4.22
84.23 Use el mtodotabular expuestoen la seccin4.9 para hallar una realizacinen SOP de costo
mnimo parala funcin
f(Xl,...,X'.4)
4.24
= m(O,2,4,S,7,S,9,lS)
13
239
(MC)
= (A'C)
+ (B#lC)
Use la representacin cbica y el mtodo expuesto en la seccin 4.10 para hallar una realizacin
4.30
En la seccin 4.10.1 mostramos cmo usar la operacin * para hallar los implicantes primos
de una funcin f Otra posibilidad consiste en encontrar los implicantes primos mediante la
expansin de los implicantes en la cobertura inicial de la funcin. Un implicante se expande
eliminando una literal para crear un implicante ms grande (en trminos del nmero de vrtices
cubiertos). Un implicante ms grande slo es vlido si no incluye vrtice alguno para el que
! = O. Los implicantes vlidos ms grandes que se obtienen en el proceso de expansin son los
primos. En la figura P4.1 se ilustra la expansin del implicante x xZX:3 de la funcin de la figura
4.9, que tambin se usa en el ejemplo 4.16. A partir de la figura 4.9, note que
f = XIX2X3
+ XIX2X3 + XIX2X3
XIXr3
/""'/"'1~~~"~~,,
Xr3
;\
X3 X2
NO
N()
XIX3
XIX2
;\ X3 XI
NO
Figura P4.1
A ~ XI
NO
Expansindel implicanteX.X2X3.
:~
de!
Expandalos otros cuatroimplicantesdadosen la coberturainicial del ejemplo4.14 paraencontrartodoslos implicantesprimos de! Cules la complejidadrelativade esteprocedimiento
~n cnmnaracin con la tcnica del orod1K:tn*?
-':
'-"
240
. ..
CAPITULO 4
4.31
14
Repitael problema4.30 para la funcin del ejemplo 4.17. Expandalos implicantes
dadosen 1:
coberturainicial CO.
-4.32
Considerelas expresioneslgicas
4.33
V U"VGI4
'tU"
- b'.
Considere el circuito de la figura P4.2, que implernenta las funcionesfy g. Cul es su coSt()
si se supone que las variables de entrada estn disponibles tanto en verdadero como en comple
mentado? Redisee el circuito para implernentar las mismas funciones, pero a un costo cuan baj~
seaposible. Cul es el costo de este circuito?
.1'3
.1'4
X3
x.
x.
x.
241
PROBLEMA3-
4.34
Repita el problema4.33 para el circuito de la figura P4.3. En el circuito use slo compuertas
15
NANO.
Xl
X2
Xl
r:.
%2
X.
XI
X2
g
%
%
-8
x2
%3
Figura P4.3
..
,i;'i
4.35
4.36
4.37
4.38
9,11,12,14,15).
4.39 Escribael cdigodeVHDL paraimplernentar
la funcinf(xI' . . . ,x~ = m(l, 4,7,14,15) +
D (O, 5, 9).
242
CAPTULO 4
. . . , x4) = nM(3,
11,14) +
16
,~
..
1>(0,2,
lO, 12).
,
A
'1
\
.
l. M. Karnaugh, "A Map Method for Synthesis ofCombinatorial Logic Circuits", Transactions
01AIEE. Communications and Electronics 72, parte 1, noviembre de 1953, pp. 593-599.
2. R. L. Ashenhurst, "The Decomposition of Switching Functions", Proc. of the Syrnposium
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University: Cambridge, MA, 1959), pp. 74-116.
3. F. J. Hill Y G. R. Peterson, Computer Aided Logical Design with Emphasis on VLSI, 4a. ed.
(Wiley: Nueva York, 1993).
4. T. Sasao,Logic Synthesisand Optimization (Kluwer: Boston, MA, 1993).
5. S. Devadas, A. Gosh y K. Keutzer, Logic Synthesis (McGraw-Hill: Nueva York, 1994).
6. w: ~ Quine, "The Prob1em of Simp1ifying Truth Functions", Ame!: Math. Monthly 59
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7. E. J. McCluskey Jr., "Minimization of Boo1ean Functions", Bell System Tech. Jouma/,
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9. J. F. Waker1y,Digital Design Principies and Practices, 3a. ed. (Prentice-Hall: Eng1ewood
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10. J. P. Hayes, Introduction to Logic Design (Addison- Wes1ey:Reading, MA, 1993).
11. C. H. Roth Jr., Fundamentals 01Logic Design, 4a. ed. (West: StoPaul, MN, 1993).
12. R. H. Katz, Contemporary Logic Design (Benjamin/Cumrnings: Redwood City, CA,
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Design (Prentice-Hall: Eng1ewoodC1iffs, NJ, 1995).
14. J. P.Daniels, Digital Design from Zero to One (Wi1ey: Nueva York, 1996).
15. P. K. La1a, Practical Digital Logic Design and Testing (Prentice-Hall: Eng1ewoodCliffs,
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17. M. M. Mano, Digital Design, 3a. ed. (Prentice-Hall: Upper Saddle River, NJ, 200 1).
17
Problemas
161
PROBLEMAS
4-1
FIGURA P4- 1
4. 2
8
1;
Obtengalas expresionesbooleanassimplificadasparalas salidasF y G en trminosde las variables de entradadel circuito de la figura P4-2.
B
C
D
FIGURA P4-2
,~
4-3
41
Diseeun circuito combinacionalcon tres entradasy una salida.La salida es l cuandoel valor
binario de las entradases menosque 3. y es Oen los demscasos.
4-5
.,.,
162
Captulo 4
Lgica combinacional
18
4-6
4-7
entradas.
Diseeun circuito combinacionalque conviertaun cdigo Oray de cuatro bits (tabla 1-6) en un
nmerobinario de cuatrobits. lmplementeel circuito con compuertasOR exclusivo.
Diseeun convertidorde cdigo que conviertaun dgito decimal del cdigo 8, 4, - 2, - 1 a BCD
4-8
4-9
b
c
a) Designacin de segmentos
FIGURA P4-9
4-10 Disee un circuito combinacional complementador a dos, de cuatro bits. (La salida genera el
complemento a dos del nmero binario de entrada.) Demuestre que es posible construir el circuito con compuertas OR exclusivo. Puedepredecir las funciones de salida para un complementador a dos de cinco bits?
4~11
Disee un circuito combinacional incrementador de cuatro bits. (Un circuito que suma 1 a un nmero binario de cuatro bits.) El circuito puede disearse con cuatro semisumadores.
4-12
a)
b)
Disee un circuito semirrestador con entradas x y y. y salidas D y B. El circuito resta los bit~
x - y, y coloca la diferencia en D y el prstamo (borro~') en B.
Disee un circuito restador completo con tres entradas. x, y y z, y dos salidas, D y B. El circuito resta x - y - z. donde z es el prstamo de entrada, B es el prstamo de salida y D es
la diferencia.
4-13
El circuito sumador-restador de la figura 4- 13 recibe los valores siguientes para la entrada de modo /\11y las entradas de datos A y B. En cada caso, determine los valores de las cuatro salidas
SUM, el acarreo C y el desbordamiento V.
M
a)
0111
0110
b)
1<XK>
1001
c)
1100
1000
d)
0101
1010
e)
(XXX)
(XX)1
Problemas
163
19
4-14
Supongaque la compuertaOR exclusivotiene un retardode propagacinde 20 ns y que las compuertasANO y OR tienenun retardode 10 ns. Calculeel retardode propagacintotal del sumador de cuab'obits de la figura 4-12.
4-15
4-16
= Gj +
= (G;~
~Cj
+ G;C;)'
~ = Aj
G.I
+ Bj
= A.B.
I
= (C;G;
+ P')'
= (~G)
E9C
El diagramalgico de la primera etapade un sumadorparalelo de cuatro bits como el implementadoen el CI tipo 74283 se reproduceen la figura P4-17, Identifique las terminalesP; y G;
y demuestreque el circuito implementaun sumadorcompleto.
I
.:
.,
f~
,.
~f;
~"
..
lt':;
lIi.;
P!f:
r;.:
Bo
So
~,
FIGURAP4-17
,~
Primeraetapade un sumadorparalelo
'"":"":
:~~
164
Captulo 4
lgica combinacional
20
Lonstruya
un CircUitO sumauor-~Slaoor
D\...U. UlllI~
1.. y CI
FrlA, S, C) = I,(O, 3)
FJ(A, S, C) = I,(O, 2, 3, 4, 7)
Implementeel circuito con un decodificadorconstruidocon compuertasNAND (similar a la figura 4-19) y compuertasNAND o AND conectadasa las salidasdel decodificador.Utilice un diagramade bloqueparael decodificador.Useel nnimo de entradasen las compuertasexternas.
4-28
4.28
4-29
4-29 Disefteun codificadorprioritario con las cuatroentradasde la tabla 4-8, pero asignandoa la entradaDo la prioridad msalta, y a DJ, la msbaja.
4- 30 Especifiquela tabla de verdadde un codificador prioritario de octa! a binario. Incluya una salida
4-30
V para indicar que al menosuna de las entradasestpresente.La entradacon el subndicems
alto tendrprioridad. Quvalor tendrnlas cuatro salidassi las entradasD, y DJ son 1 al mismo tiempo?
4-31
4-31
4-32
4-32
4-33
= ~(O,I,3,4,8,9,15)
21
Problemas
165
4- 34
4- 35
Implemente la siguiente funcin booleana con un multiplexor 4 X 1 Y compuertas externas. Conecte las entradas A y B a las lneas de seleccin. Los requisitos de entrada de las cuatro lneas
de datos sernfuncin de las variables C y D. Estos valores se obtienen expresandoF en funcin de
C y D para cada uno de los cuatro casos en que AB = 00, 01, 10 Y 11. Podra ser necesario implementar estas funciones con compuertas externas.
F(A, B, C, D) = I,(I,
3, 4,11,12,13,14,15)
4- 36
Escriba la descripcin HDL en el nivel de compuertas del circuito codificador prioritario de la figura 4-23.
4- 37
Escriba la descripcin jrrquica HDL en el nivel de compuertas de un sumador-restador de cuatro bits para nmeros binarios sin signo. El circuito es similar a la figura 4-13 pero sin la salida
V. Se puede usar un ejemplar del sumador completo de cuatro bits que se describe en el ejemplo
HDL 4-2.
4- 38
Escriba la descripcin HDL de flujo de datos de un multiplexor cudruple de 2 lneas a 1 con habilitacin (vase la figura 4-26).
4- 39
Escriba una descripcin HDL del comportamiento de un comparador de cuatro bits con una salida de seis bits y [5 : O]. El bit 5 de Yes para igualdad, el bit 4 para desigualdad,el bit 3 para mayor
que, el bit 2 para menor que, el bit 1 para mayor o igual que, y el bit O para menor o igual que.
4-40
Escriba una descripcin HDL de flujo de datos de un sumador-restador de nmeros sin signo de
cuatro bits. Utilice el operador condicional (?:).
4-41
4-42
a)
b)
c)
d)
4-43
Escriba una descripcin HDL en el nivel de compuertas del circuito convertidor de BCD a
exceso-3 que se ilustra en la figura 4-4.
Escriba una descripcin de flujo de datos del convertidor de BCD a exceso-3 utilizando las
expresiones booleanas de la figura 4-3.
Escriba una descripcin HDL del comportamiento de un convertidor de BCD a exceso-3.
Escriba un conjunto de pruebas para simular y probar el circuito convertidor de BCD a exceso-3 y verificar la tabla de verdad. Compruebe los tres circuitos.
: 'bZi
4-45 Escribauna descripcinHDL del comportamientode un codificador prioritario de cuatroentradas.Use un vectorde cuatrobits para las entradasD y un bloque always con enunciadosif-else.
Supongaque la entradaD(3) es prioritaria.
188
3.55
(a)
470 Q paraVcc
(b)
(c)
10k.Q.paraGND
(d)
(e)
600 Q paraVcc
(f)
510.0.paraVcc y 510.0.paraGND
(g)
4.7 k.Q.paraGND
(h)
74HCTcontrolandoa 74LS
(b)
(c)
74LScontrolandoa 74HCT
(d)
74Scontrolandoa 74VHCT
3.57 Calculeel fan out paracadauno de los casossiguientesde una salidaCMOS compatib
. con 1TL que controla mltiples entradasen una familia lgica 1TL. Tambinindiq\
cuntacapacidadde control "en exceso"seencuentradisponibleen los estadosBAJO
ALTO paracadacaso.
(a)
(b)
74HCTcontrolandoa 74S
(c)
(d)
Ejercicios
3.59
3.M
3.61
22
=O Y B = 1, Y Z =O de otro
Figura
X3.59
mooo. (Sugerencia:
nicamente
~~~~>~~=i~'--{>o-
C
A
Figura X3.60
B
C
~~~5~~==j~J---{::>O-
Ejercicios
23
189
3.62 Dibuje un diagrama de circuito, tabla de funciones y smbolo lgico en el estilo de la figura
3-19 para una compuerta CMOS con dos entradas A y B y una salida Z, donde Z = O si
3.65
3.66
3.67
entradas,suponiendo que como mximo son prcticos circuitos de compuerta de 4 entradas. Haciendo uso de su conocimiento general de caractersticas CMOS, seleccione una
estrUcturade circuito que minimice el retardo de propagacin de la compuerta NOR para
un rea de silicio dada, y explique por qu esto es as.
Los diseadoresde circuitos de las familias CMOS compatibles con TI1...presumiblemente
podran haber hecho la cada de voltaje a tr'dvsdel transistor "encendido" bajo carga en
el estado ALTO tan pequea como lo es en el estado BAJO, simplemente haciendo los
transistoresde canal-p ms grandes.Por qu suponeusted que no se molestaron en hacer
esto?
Cuntacorriente y energa se "consumen" en la figura 3-32(b)?
Realice un clculo detallado de VSALen las figuras 3-34 y 3-33. (Sugerencia: cree un
equivalente de Thvenin para el inversor CMOS en cada figura.)
Considere el comportamiento dinmico de una salida CMOS controlando una carga capacitiva dada. Si la resistencia de la trayectoria de carga es el doble de la resistencia de la
trayectoria de descarga,el tiempo de ascensoes exactamentedos vecesel tiempo de cada?
Si no es as, quotros factores afectan los tiempos de transicin?
Analice el tiempo de cada de la salida del inversor CMOS de la figura 3-37, con RL = 1 k.Q.
Y VL
Entrada
Salida
Clave:
CL = carga CMOS, BAJO
CH = carga CMOS, AlTO
TL = carga TTL, BAJO
TH = cargaTTL,ALTO
Figura X3.73
190
Captulo 3
Circuitos digitales
24
3.74
Haciendo uso de la figura 3-85, determine los mrgenes de ruido de CD para la lgic
CMOS de 5 Y controlando CMOS de 3.3 y tolerante a 5 y, y viceversa.
3.75
Con base en la figura 3.85, determine los mrgenesde ruido de CD para CMOS de 3.3V
controlando CMOS de 2.5 V tolerante a 3.3 V, Y viceversa.
3.79 Calcule el voltaje de salida aproximado en Z en la figura 3-56, suponiendo que las compuertas seanCMOS serie HCT.
3.80
3.81
3.83
3.84
3.85
3.86
3.87
3.88
3.89
3.90
3.91
Ejercicios25
191
+5V
R2
74LSO1
I
I
..~"
I
1
.
.,
~,
-..,.-
. =::c>~::t=~~D-::
, ,
Figura
U :::~==~
X3.92
Figura X3.95
-I
v ---t_."P
3.92 El circuito en la figura X3-92 utiliza compuertas NAND de colector abierto para realizar "lgica alambrada". Escriba una tabla de verdad para la sefial de salida F y, si se ha
ledo la seccin 4.2, una expresin lgica para F como una funcin de las entradas del
circuito.
3..93
3.94 Supongaque la sealde salida F en la figura X3-92 controla las entradasde dos inversores
74S04. Calcule los valores mnimo y mximo permisibles de R2 suponiendo que se
requiere de un margen de ruido de estado ALTO de 0.7 V.
3.95 Un diseador lgico encuentra un problema en cierta funcin del circuito despusde que
el mismo ha sido liberado para la produccin y construido 1000 copias del mismo. Un segmento del circuito se ilustra en la figura X3.95 con lneas continuas; todas las compuerta...
s.>ncompuertas 74LsOO.El disefiador lgico arregla el problema al agregar los dos diodos
mostrados con lneas discontinuas. Qu es lo que hacen los diodos? Describa tanto los
efectos lgicos de este cambio en la funcin del circuito, como los efectos elctricos en
los mrgenesde ruido del circuito.
3.96 Un 74LS125 es un buffer con una salida de tres estados. Cuando se habilita, la salida
puede consumir 24 rnA en el estado BAJO y suministrar 2.6 rnA en el estado ALTO.
Cuando se deshabilita, la salida tiene una corriente de fuga de ::t 20 /LA (el signo depende del voltaje de salida: positivo si la salida se lleva a ALTO por otros dispositivos, negativo si es BAJO). Suponga que se disefia un sistema con mltiples mdulos conectados
a un bus, donde cada mdulo tiene un solo 74LS125 para controlar el bus y un 74LS04
para recibir informacin en el bus. Cul es el nmero mximo de mdulos que pueden
conectarseal bus sin exceder las especificaciones del 74LS 125?
3.97
Repita el ejercicio 3.97, suponiendo esta vez que se conecta un resistor de arranque simple
desdeel bus a +5 V para garantizar que el bus se encuentre en ALTO cuando ningn dispositivo est controlndolo. Calcule el mximo valor posible del resistor de arranque, as
como el nmero de mdulos que pueden conectarseal bus.
3.98
Encuentre el diseo del circuito en un libro de datos TfL para una compuertade triple
estadoreal, y explique cmo funciona.
"
-.~r
. LJ-
b- -
192
26
bUS/
Figura X3.99
(b)
(8)
3.99
Una tenninacin Thvenin para un bus de tres estadoso de colector abierto tiene la eStrD
tura mostrada en la figura X3.99(a). La idea es que, a] seleccionar valores apropiados(
RJ Y R2, un diseador pueda obtener un circuito equivalente a ]a terminacin en (b) pa:
cualesquieravalores deseadosde V y R. E] valor de V determina e] voltaje en e] bus cuanc
ningn dispositivo lo est controlando, y el valor de R se selecciona para satisfacer
impedancia caracterstica del bus para propsitos de Jneade transmisin (seccin]].4
Para cada uno de los pares siguientes de V y R. determine los valores requeridos de Rl
R2.
(a)
V= 2.75,R= 148.5
(b)
V=2.7,R= 180
(c)
V=3.0,R=130
(d)
V=2.5,R=75
3.100 Paracada uno de los pares Rl y R2 en el ejercicio 3.99, detennine si la tenninacin PUeI
ser apropiadamentecontrolada por una salida de tres estadosen cada uno de la.~siguient
familias lgicas: 74LS, 74S, 74ACT. Para una operacin apropiada, las especificacion
lOL e lOH de la familia no deben ser excedidas cuando VOL= VOLmaxy VOH = VOHmi
respectivamente.
3.101 Utilizando las grficas en un libro de datos TTL, desarrolle algunas reglas prcticas pa
corregir o disminuir la especificacin de retardo de propagacin mximo de LS- TfL ba
condiciones no ptimas de voltaje de alimentacin, temperatura y carga.
3.102 Determine la disipacin total de energa del circuito en la figura X3.1 02 como funcin,
la frecuencia de transicinfpara dos casos: a) utilizando compuertas 74LS; b) hacien4
uso de compuertas 74HC. Supongaque la capacitancia de entrada es de 3 pF para una COI
puerta TTL y de 7 pF para una compuerta CMOS, que una compuerta 74LS tiene u
capacitancia de disipacin de energa interna de 20 pF y que existen 20 pF adicional
de capacitancia alambrada de prdida en el circuito. Tambin suponga que las entradas
y y Z estn siempre en ALTO, y que la entrada C se encuentra controlada por una on
cuadradade nivel CMOS con frecuencia! Otra informacin que usted necesitarpara e~
problema puede hallarse en las tablas 3-5 y 3-11. Establezcacualquier otra suposicin q
haga. A qu frecuencia el circuito TTL disipa menos energa que el circuito CMOS?
Figura X3.102
c
x
Ejercicios
27
omenzandocon el diagrama lgico para el 74x682, escriba una expresin lgica para la
Jida PGTQ_L. en trminosde las entradas.
on la ayuda de la informacin en la tabla 5-3 para los componentes 74LS, determine el
tardo de propagacin mximo desde cualquier entrada hasta cualquier salida del suma)f iterativo en grupo de 16 bits de la tIgura 5-92. Se puedeemplearel mtodode anlisisdel
)eor de los casos".
Ilplementela funcin F
= I:w,x,v.z<3,7,11,12,13,14)
utilizando compuertasBUT. Es
~cir,muestre cmo efectuar F con una compuerta BUT simple como se defini en el ejercio 5.31 y una compuerta DA de 2 entradassimple.
Jpongaque un decodificador 74LSI38 est conectadode modo que todas las entradasde
ibilitacin seencuentrenasertivasy C B a = 10l. Empleando la informacin en la tabla
3 y el diagramalgico interno del ' 138,detennineel retardode propagacindesdela entrada
IStatodas las salidasrelevantespara cada posible cambio de entrada simple. (Sugerencia:
~isteun total de nueve nmeros de retardo, puesto que un cambio en A, B o C afecta dos
Jidas,y un cambio en cualquiera de las tres entradashabilitadas afecta una salida.)
Jpongaque se le ha solicitado disear un nuevo componente, un decodificador decimal
le est optimizado para aplicaciones en las cuales se esperaque se presenten solamente
Imbinaciones de entrada decimales. Cmo puede minimizarse el costo de un decodifildor de esta clase en comparacin con otro que es simplemente un decodificador de 4 a
) con seis salidas eliminadas? Escriba las ecuacioneslgicas para todas las diez salidas
~Idecodificador minimizado, suponiendo entradas y salidas activas altas y entradas no'
Ibilitadas.
:untosmapasde KarnaUghse requeriranpara trabajarel ejercicio 5.36 empleandoel prodimiento de minimizacin de salida mltiple formal descrito en la seccin 4.3.8?
lpongamosque un sistemarequierede un decodificadorbinario ~ 5 a 32 con una entrada
Ibilitada simple activa baja, semejante a la figura 5-39. Con la entrada EN111evada al
vel ALTO, cualquiera de las entradas EN2_L o EN3_L en la figura podran utilizarse
Imo la habilitada, con la otra entradaaterrizada.Discuta los pros Y los contras de emplear
N2_L versus EN3_L.
etermine si los circuitos de salida a, b y c en el decodificador de siete segmentoscon-es)fiden a expresiones de producto de sumas mnimas para estos segmentos, suponiendo
ie las combinaciones de entrada no decimales son "sin importancia" y BI = l.
implementacin de la
compuerta but
459
460
Captulo 5
5.40 Vuelva a disear el decodificador de siete segmentosMSI 74x49 de maneraque losdi .'
5.41
Figura
X5.40
;11
..,
..
segmento.
Si ENHEX
Si ENHEX
:f: "."
., ';
y las s ,"~"';
= 1 Y ERRDET = O, entonces
Si ENHEX
la
letra
~:?"'~,
Si ENHEX
de
[~~:-
S.
,"
,.f4.-c,
~i
5.42 Un famoso diseador lgico decidi abandonarla enseanzay hacer fortuna otorgando~;;~
licencias del diseo de circuito mostrado en la figura X5.42.
,::;
(a) Etiquete las entradas y salidas del circuito con nombres de seal apropiados,~c.
yendo indicaciones del nivel activo.
4;-";:'
,\!
(b) Ques lo que hace el circuito? Seaespecfico y explique todas las entradasy sali~ '
.
(c) Dibuje el smbolo lgico que ira en la hoja de datos de este circuito.
(d) Escriba un programa ABEL o VHDL de comportamiento para el circuito.
(e) Con qu bloques de construccin estndar compite el nuevo circuito? Piensauque tendra xito como una parte MSI?
5.43
5.45
5.46 Dibuje el diagramalgico para un codificador 16 a 4 utilizando solamentecuatro COffipuelta
NAND de ocho enttOOas.Cules son los niveles activos de las entradas y saJidasen sudiseo?
5.47
Dibuje el diagrama lgico para un circuito que utiliza el 74xl48 para resolver la prioridal
entre ocho entradas activas aJtas, 10 a 17, donde 17 tiene la mayor prioridad. El circuito ~
5.48
ra producir salidade direccin activa alta A2 AO para indicar el nmero de la entrada-tiva de mayor prioridad. Si no seafirma ninguna entrada,entoncesA2 - AOdeberan ser 111
y debera afinnarse una saJidaIOLE. Se pueden utilizar compuertasdiscretBsademslkI
, 148.Asegresede nombrar todas las seaJescon los niveles activos apropiados.
Dibuje el diagramalgico para un circuito que resuelvala prioridad entre ocho entradasactivas bajas, 10_L a 17-L. donde 10_L tiene la prioridad ms alta. El circuito deberaproducir
salidas de direccin activa aJtasA2 - AO para indicar el nmero de la entradaa..ertivak
mayor prioridad. Si por lo menos una entradaest asertiva,entoncesdeberaafirmarseuna
saJidaAVALlO. Asegresede nombrar todas las sealescon los niveles activos apropia(k)S.
Este circuito puedeconstruirsecon un solo 74xl48 y ninguna otra compuertams.
29
Ejercicios
Figura
Un propsito del ejercicio 5.48 era demostrar que no siempre es posible mantener la consistencia en la notacin de nivel activo a menos que estemos dispuestos a definir smbolos
lgicos alternativos para partes MSI que puedan utilizarse en diferentes maneras. Defina
un smbolo alterno del 74xl48 que proporcione esta consistencia en el ejercicio 5.48.
Disee un circuito combinacional con ocho entrada.~ de solicitud bajo activas, RO_L i. "A7 _L, y ocho salidas, A2 - AO, AVAlIO, B2 - BO y BVALlO. Las entradas RO_L - R7 _L
:
~"
..
;;
BVALlO identificanla entradade solicitudcon la segundaprioridadmsalta quees asertiva.Deberasercapazdedisearestecircuito conmenosdeseispaquetesSSIy MSI. pero
no utilice ms de 10 en cualquier caso.
..
.)
;~, un elemento de resistor de arranque tal que si no hay resistor de arranque y ningn dispo; sitivo se encuentra controlando el bus. entonces se produce una seal ..desconocida".
Pruebe sus definiciones al modelar el circuito en las figuras X3.92 para todas las combinaciones de entrada. tanto con R 1 presente como ausente.
,
;
,:'.,
,
.~
X5.42
461
30
462
Captulo 5
Figura X5.55
5.55
5.56
5.57
5.58 Escriba un programa VHDL para el multiplexor 74x 157 con la tabla de funcio
da en la tabla 5-35.
5.59 Escriba un programa VHDL para el multiplexor 74x 153 con la tabla de funcio
da en la tabla 5-36.
respectivamente
A-D.
Figura
X5.56
A
Ejercicios
31
Figura X5.57
Disee un circuito combinacional de 3 entradas y 2 salidas que efecte la conversin de
cdigo especificadaen el ejercicio anterior, con la ayuda de compuertas discretas.
Agregue una entrada de control de salida de tres estados OE al programa multiplexor
VHDL en.la tabla 5-43. Su solucin debera tener solamenteun proceso.
Un desplazadorrpido (traslator en crculo) de 16 bits en un circuito lgico combinacional
con 16 entradasde datos, 16 salidasde datosy 4 entradasde control. La palabrade salida es
igual a la palabra de entrada, girada en un nmero de posiciones de bit especificado por
las entradas de control. Por ejemplo, si la palabra de entrada es igual a ABCDEFGHIJKLMNOP (cada letra representa un bit), y las entradas de control son 0101 (5),
entoncesla palabra de salida FGHIJKLMNOPABCDE. Disee un desplazador rpido de
16 bits con la ayuda de partes MSI combinacionales discutidas en este captulo. Su diseo debera contar con 20 o menos CI. No haga un esquemacompleto, sino que dibuje y
describa su diseo en trminos generalese indique los tipos y la cantidad total de CI que
se requieren.
Escriba un programa ABEL para el desplazador rpido del ejercicio 5.64.
Escriba un programa VHDL para el desplazadorrpido del ejercicio 5.64.
Un diseador digital que construy el circuito en la figura 5.76 accidentalmente utiliz
unos 74xOOen lugar de los '08 en el circuito, y encontr que el circuito todava funcionaba,
excepto por un cambio en el nivel activo de la seal ERROR. Cmo fue esto posible?
Un circuito de paridad impar con 2n entradas puede construirse con 2n - 1 compuertas
XOR. Describa dos estructurasdiferentes para estecircuito, una de las cuales proporcione
un retardo de propagacin de entrada a salida mnimo en el peor de los casos y el otro
ofrezca un mximo. Paracada estructura, establezcael nmero del peor de los casosde los
retardos de compuerta XOR, y describa una situacin donde tal estructura puede ser
preferida sobre la otra.
desplazador en barril
463
464
Figura X5.73
;)./V
5.72
5.73
cuito CMOS en la figura X5.73.
5.75
5.76
Ejercicios
Comenzando con el diagrama lgico para el 74x283 en la figura 5-91, escriba una
expresin lgica para la salida 52 en tnninos de las entradasy demuestreque en realidad
33
iguala el tercer bit de suma en una suma binaria como se afirma. Se puede suponer que Co
O (es decir, ignore Co).
Consultando la hoja de datos de un circuito de acarreo anticipado 74LS182, determine si
sus salidas satisfaceno no las ecuacionesdadas en la seccin 5.10.7.
Haga la estimacin del nmero de trminos de producto en una expresin de producto de
sumasmnima para la salida ~2 de un sumador binario de 32 bits. Sea algo ms especfico que al decir "miles y miles de millones", y justifique su respuesta.
Dibuje el diagrama lgico para una ALU de 64 bits utilizando diecisis 74xl81 y cinco
74S182s para acarreo anticipado completo (dos niveles de ' 182). Para los '181, se nece-
sita mostrar solamente las entradas CIN y las salidas G_l y P_l.
~riba un modelo VHDL para una ALU 74x 181.
Muestre cmo construir las cuatro funciones que se presentana continuacin empleando
un encapsuladoSSI y un 74x138.
F1 = X' . V' . Z' +X . V . Z
Tabla X5.85
CS_L A2
A1
AO
ninguna
BILL_L
MARY_L
JOAN_L
PAUL_L
ANNA_L
O"
FRED_L
DAVE_L
KATE_L
465
466
34
X5.89
52
51
50
En tra da para
seleccin
o
o
O
O
1
1
1
1
o
o
1
1
O
O
1
1
o
1
O
1
O
1
O
I
p
P
P
Q
P
P
R
T
5.90 Disee un multiplexor personalizado con cuatro buses de entrada de 8 bits P, Q, R y'
seleccionandouno de los busespara controlar un bus Y de salida de ocho bit~ de ac.
con la tabla X5.89. Use dos 74x 153 y un convertidor de cdigo que mapeelos ochovab
posibles en S2 - SO para cuatro cdigos seleccionadospara el' 153. Elija un c(xligo,
5.9]
la tablaX5.91.No puedeutilizarm.~
detresCI MSI y SSI.
~
.~ ,
ni"
Tabla
8
X5.91
','
~
para
S2
S1
SO
seleccin
'1
l~
lOA
1
1
1
1
O
O
lOA
1
O
1
A
D
;
A'
.~
~
.:.
~
1
5.92 Repita el ejercicio 5.91 con la ayuda deABEL y uno o ms dispositivos GAUPALde.
captulo.Minimice el nmeroy tamaode los dispositivosGAL.
j~
5.93 Disee un verificador de igualdad de 3 bits con seisentradas,SlOTI2-6] y GRANTl2y una salida activa baja. MATCH_l. Las entradas SlOT estn conectadasa valoresfij
cuando el circuito es instalado en el sistema, pero los valores GRANT cambiande"
en un ciclo durante el funcionamiento nonnal del sistema. Utilizando solamentep8I
SSI y MSI que aparecenen las tablas 5-2 y 5-3, disee un comparador con el retaRk
168
(:aptulo
4 / Circuitos lgicoscomblnaclonales
35
PROBLEMAS
"
SECCIONES4-2 Y 4-3
FIGURA 4-47
y 4-3.
Problemas 4-2
B,D
B,D
M
N
Q
4-3. Cambie cada compuerta del problema 4-2 a una compuerta NOR y simplifi
que el circuito usando lgebra booleana.
SECCiN4-4
4-4. Disee el circuito lgico correspondiente a la tabla de verdad que se muestr:
en la tabla 4-9.
4-5. Disee el circuito lgico cuya salida sea ALTA slo cuando la mayora de en
tradas A, B Y C sean BAJAS.
TABLA 4-9
169
I.robl{~mas
36
4-6. Una planta de manufactura necesita tener un sonido de cometa que indique
el momento de parar. La cometa se debe activar cuando se cumpla alguna de
las siguientes condiciones:
1. Pasade las 5 de la tarde y todas las mquinas estn apagadas.
2. Es viernes, la corrida de produccin para el da est completa y todas las
mquinas estn apagadas.
Disee un circuito lgico que controle la cometa. (Sugerencia: use cuatro
variables lgicas de entrada para representar las diversas condiciones; por
ejemplo, la entrada A ser ALTA slo cuando la hora del da sea las 5 en
punto o ms tarde.)
4-7. Un nmero binario de cuatro dgitos se representa mediante A3A2AlAo,donde
A3,A2,A1y Ao representan los bits individuales y Ao es igual al LSB. Disee un
circuito lgico que produzca una salida ALTA cuando el nmero binario sea
mayor que 0010 y menor que 1000.
4-8. En la figura 4-48 se muestra un diagrama para el circuito de alarma de un automvil, el cual se usa con el fin de detectar ciertas condiciones indeseables.
Los tres intemJptores se emplean para indicar el estado de la puerta del lado
del conductor, el intemptor de encendido y las luces frontales, respectivamente. Disee el circuito lgico con estos tres intemptores como entradas,
de manera que la alarma se active cuando exista cualquiera de las siguientes
condiciones:
. Las luces frontales estn prendidas mientras el intemptor del encendido est apagado.
La puerta est abierta mientras el interruptor de encendido est activado.
+5V
Abierta %
Puerta
Cerrada
LEO
+5V
ENCENDIDO %
Interruptor de
encendido
Alarma
APAGADO
+5V
ENCENDIDAS
Luces
APAGADAS
-=
4-9. Implementeel circuito del problema4-4 usandoslo compuertasNAND.
4-10. Implementeel circuito del problema4-5 usandoslo compuertasNANO.
B
B
B
B
B
C, D
SECCiN4-5
4-11. Determine la expresin mnima para cada mapa K de la figura 4-49. Ponga
particular atencin en el paso 5 del mapa (a).
4-12. Simplifique la expresin del problema 4-1(e) usando un mapa K.
4-13. Simplifique la expresin del problema 4-1(g) usando un mapa K.
4-14. Simplifique la expresin del problema 4-1(h) usando un mapa K.
4-15. Obtenga la expresin de salida para el problema 4-7 usando un mapa K.
4-16. En la figura 4-50 se muestra un contador BCD que produce una salida de
cuatro bits, el cual representa el cdigo BCD para el nmero de pulsos que
se han aplicado a la entrada del contador. Por ejemplo, despus de que han
170
37
c
AS
AS
AS
AS
(b)
FIGURA 4-49
Problema 4-11.
ocurrido cuatro pulsaciones, las salidas del contador son DCBA = 01002 =
410' El contador se reajusta a 0000 en la dcima pulsacin y comienza a con.
tar nuevamente. En otras palabras, las salidas DCBA nunca representarn un
nmero mayor que 10012 = 910' Disee el circuito lgico que produzca una
salida ALTA cuando la cuenta sea 2, 3 o 9. Use el mapeo K y aproveche l~
condiciones de "no importa".
""
FIGURA 4-50
(c)
Problema 4-16.
{ .
ALTAs610 cuando
DCBA 210- 310 o 910
FIGURA 4-51
Problema 4-17.
171
Pr..bl.~ln.'s
38
mlptores SWl y SW4 se cierren al mismo tiempo. Disee el circuito lgico para que produzca una salida ALTA cuando dos o ms interruptores estn cerrados al mismo tiempo. Use el mareo K y aproveche las condiciones de "no importa".
B
SECCiN4-6
4-18. (a) Determine la forma de onda de salida del circuito de la figura 4-52.
(b) Repita con la entrada B mantenida en BAJA.
(c) Repita con B mantenida en ALTA.
FIGURA4-52 Problema4-18.
o-r--~_.flJI
I I
:1iempo-++--1
1 .'-l..L__rL-
o
8
I I
)D.x
B
FIGURA 4-53
Problema 4-19.
A
B
8
B
C
4-20. Un chip 7486 contiene cuatro compuenas XOR. Demuestre cmo hacer una
compuerta XNOR usando slo un chip 7486. (Sugerencia: consulte el ejemplo
4-16.)
4-21. Modifique el circuito de la figura 4-23 para comparar nmeros de cuatro bits
y producir una salida ALTA cuando los dos nmeros coincidan exactamente.
4-22. En la figura 4-54 se representa un. detector de magnitud relativa que toma dos
nmeros binarios de tres bits X2XlXo Y Y2Y1Yo;
determine si son iguales, de lo
contrario, cules mayor? Hay tres salidas, definidas como sigue:
1. M = 1 slo si los dos nmeros de entrada son iguales
Nmero
binario
x
{ x, --
X2
Xo LSS-
{
Nmero
Y2
binario
y
y,
YoLSB
Detector
de magnitud
relativa
(x-y)
:: N
{x:>vl
{x<y}
172
39
c,D
FIGURA 4-55
Problema4-23.
)(,
Xo
LSB
y,
Yo lSB-
4-24.
4-25.
4-26.
c, D
4-27.
MSBCircuito
multiplicador
----
Z3
Z2
Z
LSa- lo
173
mas
40
FIGURA 4-56
Problema 4-27.
N
D
D
+E
S
SECCiN4-7
4-28. Redisee el generador y verificador de paridad de la figura 4-25 para que opere usando paridad impar. (Reflexione: cules la relacin entre un bit de paridad impar y un bit de paridad par para el mismo conjunto de bits?)
4-29. Redisee el generador y verificador de paridad de la figura 4-25 para que opere con datos de ocho bits.
SECCiN4-8
+30. (a) Bajoqu condiciones una compuerta OR permitir que pase, sin camb10,
una seal lgica por su .salida?
(b) Repita el inciso (a) para una compuerta AND.
(:aptulo 4 I Circuitoslgicoscomblnaclonales
174
41
D
D
D
D
D
plique.
(b) Sepuede usar una compuerta XOR como un circuito habilitar-deshabilitar? Explique.
4-32. Disee un circuito lgico que permita a la seal de entrada A pasar a la sali.
da slo cuando la entrada de control B sea BAJA, mientras que la entrada de
control C sea ALTA; de modo contrario, la salida es BAJA.
4-33. Disee un circuito que desbabilile el paso de una seal de entrada slo cuan.'
do las entradas de control B, Cy Dsean ALTAS;la salida ser ALTA en la condicin deshabilitada.
4-34. Disee un circuito lgico que controle el paso de una seal A de acuerdo con
los siguientes requisitos:
l. La salida X ser igual a A cuando las entradas de control B y C sean iguales.
2. X permanecer ALTA cuando By C sean diferentes.
4-35.
4-35. Disee un circuito lgico que tenga dos entradas de seal A} y Aa y una en- ;
trada de control S, de manera que funcione de acuerdo con los requisitos de
la figura 4-57. Este tipo de circuito se llama multiplexor(lo analizaremos en el
captulo 9).
FlGURA.4-57
Problema4-35.
l
s
D
4-36. Useel mapaK para disearun drcuito que cumpla los requisitosdel ejemplo
4-17.Comp~relocon la solucin de la figura 4-23.Esto indica que el mtodo
del mapa K no puede aprovecharla lgica de las compuertasXOR y XNOR.
El diseadordebe ser capazde determinarcundo son aplicablesestascompuenas.
SECCIONES4-9 A 4-13
4-37. (a) Un tcnico est probando un circuito lgico y observa que la salida de un
INVERSORdeterminado est fija en BAJA, mientras que su entrada est
cintilando. liSIe tantas razones como sea posible para explicar esta operacin defectuosa.
(b) Repita el inciso (a) para el caso en que la salida del INVERSORest fija en
un nivel lgico indeterminado.
4-38. Las seales que se muestran en la figura 4-58 se aplican a las entradas del circuito de la figura 4-32. Suponga que hay un circuito abierto interno en Zl-4.
(a) t-Qu indicar un probador lgico en Zl-4?
(b) Qu lectura de voltaje dc esperara que registre un voltmetro en Zl-4?
(Recuerde que los CIs son TI1..)
(c) Imagine y bosqueje la forma que tendran las seales CLKOUT y
SHlFTOlff
175
Pr()hl('ma~
42
-JL-J-l-JL[L
[OA5
SHIFT
T
T
T
II !II
L
II
j
I
I
I
:
I
I
(d) En vez del circuito abierto en Zl-4, suponga que los pines 9 y 10 de Z2
estn internamente cortocircuitados. Bosqueje las seales probables en
Z2-10, CLOCKOlff y SHIFTOlff.
4-39. Suponga que los CIs de la figura 4-32 son CMOS. Describa cmo afectara la
operacin del circuito un circuito abierto en el conductor que conecta Z2-2 y
Z2.;.10.
4-40. En el ejemplo 4-24 se listaron tres fallas posibles para la situacin que se
muestra en la figura 4-35. Qu procedimiento seguira para determinar cul
de las fallas es la causa del problema?
4-41. Consulte el circuito de la figura 4-37. Suponga que los dispositivos son CMOS.
Tambin suponga que la indicacin del probador lgico en Z2-3 es "indeterminada" en vez de "cintilante". Liste las fallas posibles y escriba un procedimiento a seguir para determinar la falla real.
4-42. Consulte el circuito lgico de la figura 4-40. Recuerde que la salida y se supone ALTA para cualquiera de las siguientes condiciones:
1. A = 1, B = O,sin importar la condicin de C
2. A
= O,B = 1, C = 1
176
43
4-45. La:figura 4-59 representa un circuito lgico combinatorio que opera la alarma
de un automvil cuando los asientos del conductor o del pasajero estn ocupados, y stos no se han abrochado los cinturones de seguridad cuando el automvil se pone en marcha. El estado activo en ALTO de las seales DRIVy
PASSindican la presencia del conductor y del pasajero, respectivamente, y las
generan los interruptores accionados por presin ubicados en los asientos. La
seallGN es activa en ALTO cuando el interruptor de encendido est abierto.
La:seal BELro es aCtiva en BAJO e indica que el cinturn de seguridad del
conductor no est abrochado; BEL7P es la seal correspondiente para el cinturn de seguridad del pasajero. La alarma se activar (BAJA) cuando al encender el automvil cualquiera de los asientos frontales est ocupado y el cinturn de seguridad no est abrochado.
(a) Verifique que el circuito funcionar como se describi.
(b) Describa cmo operara este sistema de alarma si Zl-2 tuviera un cono
circuito a tierra.
(c) Describa cmo operara si hubiera una conexin abiena de Z2-6 a 22-10.
8EL:fi>
Z1:
74LS04
Z2: 74LSOO
FIGURA 4-59
Problemas4-45,4-46y 4-47.
4-46. Suponga que el sistema de alarma de la figura 4-59 funciona de tal forma que
177
l'roblNnas
44
(b)
PREGUNTASDE EJERCICIO
4-57. Defina cada uno de los siguientes trminos.
(a) Mapa de Kamaugh
(b) Forma de suma de productos
(c) Generador de paridad
(d) Octeto
(e) Circuito de ENABLE
(f) Estado de "no importa"
(g) Entrada flotante
(b) Nivel de voltaje indeterminado
(i) Contend6n
(j) PlD
(k) n1.
ro CMOS
APLICACIONESPARAMICROCOMPUTADORA
4-58. En una microcomputadora, la unidad del microprocesador (MPU) siempre est en comunicacin con una de las siguientes: (1) la memoria de acceso aleatorio (RAM), la cual almacena programas y datos que se pueden cambiar con
facilidad; (2) memoria de slo lectura (ROM) , la cual almacena programas y
datos que nunca cambian; (3) dispositivos de entrada-salida (l/O) como teclados, monitores, impresoras y unidades de disco. Mientras ejecuta un programa, la MPU genera un cdigo de direccin que selecciona el tipo de dispositivo (RAM, ROM o VO) con el que desea comunicarse. En la figura 4-60 se
muestra una configuracin comn donde la MPU enva como salida un cdigo de direccin de 8 bits A15a As. En realidad, la MPU enva como salida un
cdigo de direccin de 16 bits, pero los bits A, a Ao de bajo orden no se usan
en el proceso de seleccin del dispositivo. El cdigo de direccin se aplica a
un circ~~
qu~ usa para generar las seales de seleccin del dispo
sitivo: RAM, ROM y l/O
178
:."..
A,
A,
45
RAM
A,
A,
A,
A,
l/O
MPU
A.
A.
FIGURA 4-60
ROM
Problema 178.
~ D
i76
SECCiN 4-4
1.
x- ABCD+
SECCiN4-5
AScD + ABC"D
2. Ocho.
l. x = AB + AC + BC
2. x = A + BCD
3. S = P + QR
4. Una condicin de entr.adapara la
cual no hay una condidn de salida requerida especfica; es decir, se tiene libertad para hacerla O o 1.
SECCiN4-6
2. Constanteen BAJO. 3. No, la compuertaXNORdis
ponible se puede usarcomo un INVERSOR
conectando
una de susentl2dasa un nivel constanteen ALTO(vase el ejemplo4-16).
SECCiN4-8
1. x = A<BEf)C')
SECCiN 4-9
1. DIP
2. SSI,MSI, LSI, VLSI, ULSl, GSI
3. Ciertc
4. Cierto.
5. Series40, 74AC, 74ACf.
6. O a 0.8 ,
2.0 a 5.0 V
7. O a 1.5 V; 3.5 a 5.0 V.
8. Como si I
entrada estUviera en ALTO.
9. Impredecible; se PUf
de sobrecalentar y destrnirse.
10. 74HCf y 74ACf.
179
46
.N 4-12
s de seal abiertas; fuente de alimentacin de2. Alambres rotos; conexiones con solda1ciente; grietas o cortes en la tarjeta del circuito
SECCiN4-14
1. x = B.
2. x
3. LosCIs
4. Nivel
= 1. 3. Cuatro INVERSORES,16
compuertas ANO, 16 enlaces y una compuerta OR de 16
entradas.
4. Vase la figura 4-46.
47
PROBLEMAS. 185
(c) Output TestProgram
(b) EEPROM
(c) ROM
(b) EPROM
(c) SRAM
(d) EEPROM
13. Dos mtodosde introducir un disefto lgico utilizando un software de desarrollo de PLD son:
(a) interfaz de texto e interfaz numrica (b) interfaz de texto e interfaz grfica
(c) interfaz grfica y codificacin
(b) un procesadorintegrado
(c) un osciloscopio
SECCIN 3.1
,!
El inversor
1. La seftalde entradamostradaen la Figura 3.74 se aplica a un inversor. Dibujar el diagramade
tiemposde la aeIa1de Ialida I~'"
a su entrada.
ALTO
VJN
2.
".
f~'.:
__f-lJl_J--LJ-1Sl
BAJO
FIGURA
3.74
---t>(~-.t>.J1-{>(~---{>OL___{>o
SECCIN 3.2
FIGURA
3.75
La puerta AND
3. Oetenninar la salidaX para una puertaANO de dos entradasa la que se la aplican las seales
de entrada mostradasen la Figura 3.76. Mostrar las relaciones de tiempo de la salida y las
entradasmedianteun cronograma.
186
48
PUERTAS
LGICAS
FIGURA
3.76
Repetir el problema 3 para las leftaies de la Figura 3.77.
~r1r-1rTl
~:~:~:~:.'-r-
FIGURA
3.77
B _..~..j-""{_..;j...i~_r-i__i-l-
5. Las sealesde entradaque se aplican a una puerta ANO de tres entradasson las que se indi-
can en la Figura 3.78. Detenninar la seal de salida para las entradasdadasen funcin del
tiempo, utilizando un diagramade tiempos.
B-l
I I
I
C~
6.
!!.~!
.. J
I I
~t
jjl::l
~
.1
.JJ.
A
.
iL
C=~~~~~:)
,t
~
J
I.~~
x
FIGURA
3.78
En la Figura 3.79 se indican las sealesde entradaque se aplican a una puertaANO de cuatro
entradas.Detemnar la sealde salida para las entradasdadasen funcin del tiempo, mediante un cronograma.
--rT1~1'1-f~-n-l-
A.
C
D
!
SECCIN 3.3
J' I
~3~=)..- x
FIGURA
3.79
La puerta OR
7. Detenninar la salida de una puerta OR de dos entradascuando se aplican las seftalesde enb"ada dadasen la Figura 3.77 Y dibujar el diagramade tiempos.
8. Repetir el problema 5 para una puerta OR de 3 entradas.
9. Repetir el problema 6 para una puerta OR de 4 enb"adas.
10. Paralas cinco seftalesde entradade la Figura 3.80, detenninar la salida en una puertaANO de
5 entradasy de una puerta OR de 5 enb"adas.Dibujar el diagrama de tiempos.
FIGURA
3.80
SECCIN 3.4
La puerta NAND
11. Parael conjunto de seftalesde entradade la Figura 3.81, determinar la salida de la puerta mostrada y dibujar el diagrama de tiempos.
PROBLEMAS. 187
49
B ===1=~):>-
X
FIGURA
3.81
12. Detenninar la salida de la puertapara la seftalesde entradade la Figura 3.82 Y dibujar el diagramade tiempos.
c. :::r::- x
A
B
FIGURA
3.82
C
13. Determinar la sealde la salida correspondientea la Figura 3.83.
A
B
C
~t ::';'~~"T.-'-"t
t:
+..H!
-4-1 ii'J
J..'
f'H+
t1--~!o..t- ~=t-~-x
c~
/'
t
::
tt
FIGURA
3.83
14. Como ya sabe,los dos smbolos lgicos representadosen la Figura 3.84 representanoperaciones equivalentes.La diferencia entre ellos es estrictamentede tipo funcional. Parael smbolo
NAND, se requierendos entradasa nivel ALTO para obteneruna salida a nivel BAJO. Parael
smbolo negativa-OR se requiere al menos una entrada a nivel BAJO para obtener una salida a nivel ALTO. Utilizando estosdos puntos de vista funcionales, demostrarque producirn
la misma salida para las entradasdadas.
A
B
~ ==1=~~~))x
A --"<r"-
B
SECCIN 3.5
c;L/--
FIGURA
3.84
La puerta NOR
15. Repetir el problema 11 para una puerta NOR de 2 entradas.
16. Determinar la sealde salida para las entradasindicadasen la Figura 3.85, y dibujar el diagrama de tiempos.
A
B
C
B
C
x
==~=:):>--
FIGURA
3.85
188
50
PUERTAS
LGICAS
A --~""-
B ---L/'-
..,
I I
~ I
B -.Jl
1'"
.1,:
..
l' I
~
JI.!Lri
. I
::
I .,
~
A --~"'\.-
FIGURA
3.86
B ---cl~
SECCiN 3.6
SECCIN 3.7
Lgica programable
23. En la matriz AND programadamediante
nar las expresionesbooleanasde salida.
1\
1\
XI
X2
X.1
FIGURA
3.87
SECCIN3.8
PROBLEMAS. 189
51
FIGURA
3.88
FIGURA
3.89
2.8. La puerta A tiene tpLH=
tpHL
tPLH=
tpHL
= 10 ns. Qupuertapuede
3.9
Localizacin de avertas
31. Examinar las condicionesindicadasen la Figura 3.90, e identificar las puertasque fallan.
32. Detenninar las puertasque fallan de la Figura 3.91 analizando los cronogramas.
33. Utilizando un osciloscopio, se realizan las observacionesindicadas en la Figura 3.92. Para
cadaobservacin,determinar la puerta que es ms probable que falle.
190
52
PUERTAS
LGICAS
l---f~
.1---l~
I
I
o
- o
(8)
--
o---~-, -- o
o---<L.../
(c)
(b)
O~~~
~::J~""./
..
:::=:t~~~)..-
==)I~~~~)o
1
O
(1)
(e)
(d)
1
--~1---L/
FIGURA
3.W
~fD:r
IIII
XLrL
~~
1I1
I11
.(I,.tl-ll,.t~
XUUUU
(b)
A -l-.E:b:
=4:::~-:j".~-,
.
~~
-~::~_J x ~: ~
A
.--+~--r
(d)
FIGURA
3.91
34. El circuito de alarma de cinturn de seguridadde la Figura 3.16 funciona mal. Se detectaque
cuando se enciendeel interruptor de arranquey el cinturn estabrochado,la alarma se activa y no se apaga.Cul serel problema ms probable?Cmo lo localizara?
35. Cada vez que se enciendeel interruptor de arranquedel circuito de la Figura 3.16, la alarma
se activa durante treinta segundos,incluso cuando el cinturn est abrochado. Cul es la
causams probable de estemal funcionamiento?
36 Qufallos cree que se puedenhaber producido si la salida de una puerta NAND de 3 entradas permanecea nivel ALTO independientementedel nivel de las entradas?
Problemas
especiales
dediseo
37. Seutilizan sensorespara supervisarla presin y la temperaturade una solucin quimica almacenadaen un recipiente. La circuiteria de cada sensorgeneraun nivel de tensinALTO cuando se excedeun valor mximo especificado.Cuando se excedela presin o la temperatura,se
debeactivar una alarma que requiereun nivel de tensin de entradaBAJO. Diseftar un circuito para estaaplicacin.
38. En un detenninado proceso de fabricacin automatizado, se insertan automticamentelos
componentesen una tarjeta de circuito impreso. Despusde activar la herramientade insercin, la tarjeta de circuito impreso debeestarcorrectamenteposicionada,y el componenteque
se va a insertar debe estar en la recmara.Estascondiciones previas se indican mediante un
nivel de tensin ALTO. La herramientade insercin requiere un nivel de tensin BAJO para
activarse.Disear un circuito para implementar esteproceso.
PROBLEMAS. 191
53
Entrada
GND
ALTO
Entrada
(b)
39. Modificar el contador de frecuencia de la Figura 3.15 para que opere con un impulso de activacin (enable) que sea activo a nivel BAJO, en lugar de a nivel ALTO, durante el intervalo
de 1s.
40. Suponerque la sefta!de activacin de la Figura 3.15 es la forma de onda indicada en la Figura
3.93. Suponerque tambin se dispone de la sefta1B. Diseftar un circuito que genereun impul-
192
PUERTAS
LGICAS
54
so de reset activo a nivel ALTO para el contador,slo durante el tiempo que la seftal de activacin est a nivel BAJO.
Habilitacin
FIGURA
3.93
41. Diseftar un circuito que se colocar en el bloque rayado de la Figura 3.94, que haga que las
luces delanterasde un coche se apaguenautomticamente15 s despusde que se apagueel
interruptor de arranque,en el casode que el interruptor de las luces se deje activado. Suponer
que se necesitaun nivel BAJO para apagarlas luces.
Interruptor de
puesta en marcha
IntemJptor
de luces
ALTO
BAJO
= encendido
= apagado
ALTO
=encendido
BAJO =
FIGURA
3.94
42. Modificar el circuito lgico de deteccin de intrusin de la Figura 3.24, para que se puedan
proteger dos habitacionesadicionales,cadauna de ellas con dos ventanasy una puerta.
43. Modificar el circuito lgico del Problema42 para realizar un cambio en los sensoresde entrada, donde Abierto = nivel BAJO y Cerrado = nivel ALTO.
REVISIONESDE CADASECCiN
SECCIN 3.1
Elinvenor
1. Cuando la entradadel inversor es 1, la salida es O.
2. (a)
---[>0-(b) Hay un impulso negativo en la salida (pasa de nivel ALTO a BAJO, y vuelve a nivel
ALTO).
SECCIN 3.2
La puerta AND
1. La salida de una puertaAND es un nivel ALTO cuandotodas las enb"adasestna nivel ALTO.
2. La salidade una puertaANO esun nivel BAJO cuandouna o ms entradasestna nivel BAJO.
3. PuertaAND de 5 enb"adas:
X
nacionesdeABCDE.
= 1 cuando ABCDE
RESPUESTAS.193
55
SECCIN3.3
La puerta OR
l. La salida de una puerta OR es un nivel ALTO cuandouna o ms entradasestna nivel ALTO.
2. La salida de una puerta OR es un nivel BAJO cuando todas las entradasestna nivel BAJO.
3. PuertaOR de 3 entradas:X
= O cuando ABC
nesde ABC.
SECCIN 3.4
La puerta NAND
l. La salida de una puerta NANO es un nivel BAJO cuando todas las entradasestn a nivel
ALTO.
2. La salida de una puerta NANO es un nivel ALTO cuando una o ms entradasestn a nivel
BAJO.
3. NANO: salida activa a nivel BAJO cuandotodas las entradasestna nivel ALTO. NegativaOR: salida activa a nivel ALTO cuandouna o ms entradasestna nivel BAJO. Ambas tienen
la misma tabla de verdad.
4. x = ABC
SECCiN 3.5
La puerta NOR
1. La salida de una puerta NOR es un nivel ALTO cuandotodas las entradasestna nivel BAJO.
2. La salidade una puertaNOR esun nivel BAJO cuandouna o ms entradasestna nivel ALTO.
3. NOR: salidaactiva a nivel BAJO para una o ms entradasa nivel ALTO; negativa- AND: salida activa a nivel ALTO cuandotodas las entradasestna nivel BAJO. Ambas tienen la misma
tabla de verdad.
4. X=A+B+C
SECCIN3.6
SECCIN 3.7
Lgica programable
1. Fusible, antifusible, EPROM, EEPROM y SRAM
2. Voltil quiere decir que se pierden todos los datos cuando se desconectala alimentacin y, en
consecuencia,el PLD debereprograrnarse;basadaen SRAM.
3.
CMOS y TTL.
194
PUERTAS
LGICAS
56
Localizacin de averiu
1. Los fallos ms comunesson los circuitos abiertos y los cortocircuitos.
2. Una entradaen circuito abierto se comporta como un nivel de entradaALTO.
3. Amplitud Y periodo.
PROBLEMASRELACIONADOS
3.1
3.2
Salida
Entrada.
Salida
ABCD
ABCD
0000
1000
0001
1001
0010
1010
0011
1011
0100
1100
0101
1101
0110
1110
0111
1111
TABLA 3.13
3.3
3.4
3.5
3.6
:Jtk~fk:~tk
A --rh.-rl--r.~-1-
. - t..1-t1-~4-~...~~-~tI
x-J
t-t!!!!!!M
I
!
FIGURA
3.95
..
l'
!!
1.
II
I
I I
I .
II
I
II
.
_Ji___J1___Ji-
FIGURA
3.96
57
RESPUESTAS.195
-f
~~~--
-~_s.L-~-M.~lI
l_tL
FIGURA
3.97
).7
.4
-J1
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~-J---I~I
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X _j--4_;--1-
FIGURA
3.98
Vasela Figura 3.99.
3.8
r1---f.1---
-f.~--fl---~1
.
C
I
I
I
I
I
I
I
I
I
I
I
I
I
lit
I
I
FIGURA
3.99
Vase la Figura 3.100.
3.9
t-
Itf1
11
I
l-1
I I I I
'-L~1
r~~~-'-~
FIGURA3.100
A
I
I
~~~~~~H~H~
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L'.r-f
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c
x'7:-t...r 1.~j- ..-1--~-~.Ji
..
..
I
..
..
FIGURA
3.101
I
t
196
PUERTAS
LGICAS
58
3.11.
3.13
3.11
-nr.c-~n
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I .
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ci;-..o-,
ir
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D!!
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i .'.'r-LJ_-
I I
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I I
y
A
u---".".
FIGURA
3.102
3.14 Vasela Figura3.103.
B
x
l-t
H~",,-,~
FIGURA 3.103
59
RESPUESTAS.197
3.26
pronto.
AUTOTEST
1.(d) 2. (d) 3. (a) 4. (e) 5. (c) 6. (a) 7. (d)
8. (b) 9. (d) 10.(b) 11.(d) 12.(c) 13.(b)
14. (a) 15. (d) 16. (c) 17. (c)
60
PROBLEMAS. 315
SECCIN S.I
A
B
=!~~!~~~~~~~}1E)--
A
B
x
C
(b)
(a)
FIGURA5.51
.4
=~~D-
B
(c)
(a)
A
B
:~x
(d)
(e)
.\'
(f)
FIGURA
5.52
4. Escribir la expresinde salida de los circuitos de la Figura 5.53, y dibujar los circuitos equivalentesutilizando la configuracin AND-OR.
S. Desarrollar la tabla de verdad de cadauno de los circuitos de la Figura 5.52.
6. Desarrollar la tabla de verdad de cada uno de los circuitos de la Figura 5.53.
7. Demostrarque un circuito NOR-exclusiva generauna salida que es un producto de sumas.
SECCIN 5.2
(a)X=AB
(b)X=A
(c)X=AB
+B
+ C
316
61
ANAuSISDELA LGICA
COMBINACIONAL
A
A
c
o
D
(b)
(a)
A
B
(e)
H
(f)
5.53
FIGURA
(d)X=ABC+D
(e) X
=A + B + C
(f)X=ABC
(&)X =A(CD + B)
(b) X = AB(C + DEf) + CE(A+ B + f)
9. Utilizando puertas AND, puertas OR e inversores cuando sea necesario, implementar las
siguientesexpresioneslgicas:
= AB+BC
(c) X = AB + AB
(e) X = A[BC(A + B + C + D)]
(8) X
(b) X
= A(B+C)
= AB + CD + (A+B)(ACD
(b) x
= ABCD
(c)
+ DEF +
AF
x = A[B+C(D+E)]
+ BE)
,
'"
62
PROBLEMAS. 317
11. Implementarun circuito lgico para la tabla de verdad de la Tabla 5.8.
TABLA5.8
12. Implementarun circuito lgico para la tabla de verdad de la Tabla 5.9.
TABLA5.9
13. Simplificar el circuito de la Figura 5.54 tanto como seaposible, y verificar que el circuito simplificado es equivalenteal original, demostrandoque las tablas de verdad son idnticas.
14. Repetir el Problema 13 para el circuito de la Figura 5.55.
IS. Minimizar las puertas requeridas para implementar las funciones de cada apartado del
Problema9 en fonDa de suma de productos.
16. Minimizar las puertas requeridas para implementar las funciones de cada apartado del
Problema 10 en forma de sumade productos.
318
63
ANAuSISDELA LGICA
COMBINACIONAL
A
B
.,
FIGURA
5.55
FIGURA
5.54
17. Minimizar las puertasrequeridaspara implementar la funcin de los circuitos de cadaapartado de la Figura 5.53 en fonna de suma de productos.
La propiedad univenal de las puertas NANO y NOR
SECCIN S.3
18. Implementar los circuitos lgicos de la Figura 5.51 utilizando slo puertasNAND.
19. Implementar los circuitos lgicos de la Figura 5.55 utilizando slo puertasNAND.
20. Repetir el Problema 18 utilizando slo puertasNOR.
21. Repetir el Problema 19 utilizando slo puertasNOR.
Lgica combinacional con puertas NANO y NOR
SECCIN 5.4
X = ABC
(b)
X = ABC
(c)
X=A+ B
(e)
X=AB+CD
(f)
X=(A+B)(C+D)
(d)X=A+B+C
(g)
AB[
---
+ AB) + BCE]
C(DE
SECCIN 5.5
A ..J'-"
LJ
'-,
11
1--J
--,
L--J
i-
6=
1~~D-
FIGURA
5.56
A
1~~~:~~=~IJ-
Jl_-r-l~~t
,-,
r-1.
FIGURA 5.57
28. Para las fonDas de onda de entrada de la Figura 5.58, qu circuito lgico generar la seal de
salida mostrada?
29. Repetir el Problema 28 para la seal de la Figura 5.59.
64
PROBLEMAS. 319
A
Entradas B
c
x
Salida
FIGURA
5.58
A
Entradas
"l.~.4~~~,;".".
!:,'~
...J
Salida X 'k".l.,.c.~H
FIGURA
5.59
30. Parael circuito de la Figura 5.60, dibujar las fonDasde onda para los puntos numerados,indicando la relaci6n de tiempos entre ellos.
31. Suponiendoun tiempo de propagaci6nen cadapuerta de 10 nanosegundos(ns), determinarsi
las entradasindicadas generarnla forma de onda de salida X deseada de la Figura 5.61
(impulso con un mnimo tw = 25 ns como el mostrado).
Ar;;1~
-I,M;;r
B.;.r;';~
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-HH""'t1:-t""
""
_U_A.
F ._.t_:_lJ__~nlFIGURA 5.80
A
B
C
D
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}
.
B
C
anchura del impulso:
100os
I
X
1th==
25 DSmnimo
FIGURA
5.61
SECCIN 5.6
320.
65
ANAuSISDELA LGICA
COMBINACIONAL
35. Repetir el Problema34 para el circuito lgico de la Figura 5.53(f).
36. Describir la lgica representadapor la tabla de verdad de la Tabla 5.8 utilizando VHDL, pasndola primero a una forma sumade productos.
37. Desarrollar un programa VHDL para la lgica de la Figura 5.64, utilizando los mtodos de
flujo de datosy estructural.Comparar los programasresultantes.
38. Desarrollar un programa VHDL para la lgica de la Figura 5.68, utilizando los mtodosde
flujo de datosy estructural.Comparar los programasresultantes.
39. Dado el siguienteprogramaVHDL, crear la tabla de verdad que describe el circuito lgico.
entity CombLogic is
port (A, B, C, D: in bit; X: out bit);
end entity CombLogic;
architecture Example of CombLogic is
begin
X <= notnot A and not B) or (not A and not C) or (not A and not D) or
(not B and not C) or(not B and not D) or (not D and not C;
end architecture Example;
40. Describir el circuito lgico mosb"adoen la Figura 5.62 con un programa VHDL, utilizando el
mtodo de flujo de datos.
FIGURA
5.62
41. Repetir el Problema40 utilizando el mtodoestructural.
SECCIN 5.7
42. Parael circuito lgico y la sefial de entradade la Figura 5.63, seobservala senalde salida indicada.Detenninar si esta sealde salida es conecta.
A
i-rtyt
l
C
D
.1 .
~~Mr~
I
I
c:
c
D
I
.
-3-1__-
FIGURA
5.63
43. La forma de onda de salida de la Figura 5.64 es incorrecta para las entradasque se aplican al
circuito. Suponiendoque una puerta del circuito estfallando, con su salida a un nivel ALTO
o BAJO constante,determinar la puerta que falla y el tipo de fallo (circuito abierto o cortocircuito).
66
PROBLEMAS.
321
-r--l-
. -f--~.-r-1-
c _l__-1i
D -J--l.-t-.t
I'!!
rI
I
I
I
FIGURA
5.64
xJl---",--
44. Repetir el Problema43 para el circuito de la Figura 5.65 para las seftalesde entraday salida
dadas.
45. Examinandolas conexionesde la Figura 5.66, determinar la puerta excitadoray las puertasde
carga.Especificar por dispositivo y nmerosde pines.
A--J~
. --tl--i
t}--
1 lit
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l'
11
. .l"
Iw-t
FJ"1J'1..n.h..t1.rL
II
I t
.r
Ji.r1-
FIGURA
5.65
FIGURA
5.66
46. La Figura 5.67(a) es un circuito lgico bajo prueba. La Figura 5.67(b) muestralas formas de
onda que se observanen el analizador lgico. Para las entradasque se aplican al circuito, la
salida es in~.
Suponiendoque una puerta del circuito ha fallado, estandosu salida a un
nivel ALTO o a nivel BAJO constante,determinar la puerta que falla y el tipo de fallo.
A
~
4
-1
. -4 H
c
ft
;
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(b)
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-..J
(a)
;;
L-J
~:
:J.i&
L~l"""J:::1-I~~,J,
L
FIGURA
5.67
322
ANAuSISDELA LGICA
COMBINACIONAL
67
47. Al circuito lgico de la Figura 5.68 se le aplican las formas de onda de entradamostradas.
(8) Determinar la sealde salida correcta con respectoa las entradas.
(b) Determinar la sealde salida si la salida de la puerta G3esten circuito abierto.
(c) Determinar la sei\al de salida si la entradasuperior de la puerta G3 estcortocircuitada a
masa.
A
.
C
D
E
FIGURA
5.68
48. El circuito lgico de la Figura 5.69 tiene disponible un nico punto de prueba intennedio prximo a la salida. Para las entradasindicadas,se observala seal dada en el punto de prueba.
EscorrectaestafonDa de onda?Si no lo es, .culesson los posiblesfallos que podran generar dicha seal?
1P
A
A
B
C
.
TP
E
F
FIGURA
5.69
ICONOAPLICACIONES
A SISTEMAS
\'~"c
,.
Problemasespecialesde diseo
52. Disear un circuito lgico para generaruna salida a nivel ALTO si y slo si la entrada,representadapor un nmero binario de 4 bits, es mayor que doce o menor que tres. Desarrolle primero la tabla de verdad y despusdibuje el diagrama lgico.
53. Desarrollar el circuito lgico que cumpla los siguientesrequisitos:
Una lmparasituadaen una habitacinpuedeaccionarsemediantedos intel'roptores,uno colocado detrsde la puerta y el otro frente a la puerta. La lmparase enciendesi se activa el interruptor frente a la puerta y el de detrsde la misma no seactiva. o en el casocontrario. La lm-
RESPUESTAS.323
68
REVISIONESDE CADASECCiN
SECCiN S.1
(8)AB+CD=1.0+1.0=1
(b) AB+CD=
1.1+0-1=0
(c) AB+CD=O.l+
2.
1.1=0
- + .48=
- 1-0+
--
1. 0= 1
(a) AB
= 1
100.
4. X = AB + AB; el circuito estconstituido por dos puertasANO, una puertaOR y dos inversores. Consulte el diagramade la Figura 5.6(b).
SECCiN 5.2
(a) X=
(b)
ABC
+ AB
+AC;
= AB (C +DE);
tres puertas
b"es puertas
ANO,
ANO,
una
puerta
una puerta
ORo
ORo
SECCIN 5.3
= AB
(C
l)+AC=AB+AC
+DE)
= ABC
+ ABDE
= AS:
(a) X
= A+ B
NANDy NOR
con A y S en sus entradas.
2.
Ay
(b) X
SECCIN 5.4
1. X = (A + S + E)DE: una puertaNANO de 3 entradascon las entradasA, By C, con su salida conectadaa una segundapuerta NAND de 3 entradascon otras dos entradasD y E.
2. X = ARE+ (D + E): una puerta NOR de 3 entradascon las entradasA, B Y C, con su salida
conectadaa una segundapuerta NOR de 3 entradascon otras dos entradasD y E.
324
ANAuSISDELA LGICA
COMBINACIONAL
69
SECCIN S.S
SECCIN 5.6
SECCIN 5.7
Localizacin de averias
1. Los fallos mscomunesen las puertasson entradao salida en circuito abierto, y entradao salida cortocircuitadaa masa.
2. La entradacortocircuitada a Vcc hace que la salida se mantengaa nivel BAJO.
3. (a) La salida de G. esta nivel alto hastael flanco de bajadadel sptimo impulso; luego pasa
a nivel bajo.
(b) La salida de G4es igual a la entradaD.
(c) La salida de G. es la misma que la salida de G2,mostradaen la Figura 5.47(b).
RELACIONADOS
PROBLEMAS
S.l
X=AB+AC+BC
S.2.
X=AB+AC+BC
SiA =0 y B=O,X =0-0+0.1+0-1=0=
SiA =0 y C = O,X =0.1+0.0+1-0=0=
1
1
SiB=O y C=0,X=I.0+1.0+0.0=O=1
5.3
No se puedesimplificar.
5.4
5.5
No se puedesimplificar.
X=A + B + C+D es vlida.
5.6
- - + D)
X =C- (.4.+ B)(B
.B
D
C
FIGURA
5.70
--
5.9 X
= (A"+B"+c)+ (D
+ E +F)
5.10 Vas-e
la Figura 5.72.
= (A"+B
+ C)(D+E + F)
= (AB + C)(DE + F)
RESPUESTAS.325
70
C
B
ABC + DE
(a)
(b)
ABC + D + E
FIGURA
5.71
.4L__-J-L.J
B --n
J1-~-I-~
I
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I
I
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--iH_tir-i:r-iri_t-1}-
FIGURA
5.73
FIGURA
5.72
S.I1. Vasela Figura 5.74.
S.13 Vasela Figura 5.75.
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lLj--i.-J
5.14 05: NAND -8ate2 port map (A -> 1N9, B =>INIO, X = > OUT4);
rl.n.r~1-r~l--f1-;
B
C
D
G. ~..u..L..Ll1j..4.1.1.1.lJ FIGURA
5.76
AUTOTEST
1.(d)
9. (d)
2. (b) 3. (c)
10.(e) n. (e)
"
,
D
FIGURA
5.75
FIGURA
5.74
I
,
7. (8) 8. (d)