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Unidad Logica Aritmetica
Unidad Logica Aritmetica
SISTEMAS COMBINACIONALES
En este tema se estudiarn algunas de las funciones combinacionales ms utilizadas,
las cuales se implementan en chips comerciales. Como estas funciones son relativamente
complejas, el chip deber contener ms de 10 puertas lgicas y, por lo tanto, estos circuitos
integrados pertenecern a la escala MSI.
Las funciones que vamos a estudiar son: sumadores, comparadores, unidades aritmticolgicas (ALUs), multiplexores, demultiplexores, decodificadores, codificadores y conversores de cdigo.
2.1.
2.1.1.
SUMADORES
Semisumador
La suma de dos dgitos binarios (PLUS) es similar a la suma de dos nmeros decimales,
pero teniendo en cuenta que la salida tambin es un nmero binario. Esto es importante
cuando sumo, por ejemplo, 1 y 1, ya que para codificar el resultado (2 en decimal) necesito dos bits (10). En este caso, el bit menos significativo lo llamaremos suma, mientras
que el bit ms significativo lo llamaremos acarreo (carry en ingls). En total, existen 4
posibilidades de sumar dos nmeros binarios de 1 bit:
PLUS
0
0
0
1
1
0
1
1
10
A B
SALIDAS
Cout S
ENTRADAS
A
B
0
0
1
1
0
1
0
1
0
0
0
1
0
1
1
0
HA
Cout S
C
B
A
B
A
0
1
1
1
2.1.2.
Sumador completo
2.1. SUMADORES
ENTRADAS
A
B
Cin
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
SALIDAS
S
Cout
0
0
0
1
0
1
1
1
0
1
1
0
1
0
0
1
A B Cin
FA
Cout S
Cout
AB
Cin
00 01 11 10
0
1
00 01 11 10
1
1
AB
Cin
1
1
1
1
2.1. SUMADORES
Cout = C1 + C2 = AB + (A B)Cin
Se puede demostrar que esta expresin es equivalente a la expresin mnima que obtuvimos con el diagrama de Karnaugh. Para ello debemos utilizar las leyes y propiedades
del lgebra de Boole.
2.1.3.
Sumadores de palabras
Ya sabemos sumar tres nmeros binarios de 1 bit, pero nos interesa poder sumar
cantidades mayores, es decir, palabras o nmeros de varios bits que puedan codificar
nmeros mayores. En el mercado podemos encontrar chips como el de la figura 2.7, que
nos muestra el diagrama de pines del C.I. 7483, sumador de nmeros binarios de 4 bits.
Para el diseo de estos circuitos existen dos opciones. La primera consiste en aplicar el
mismo mtodo que hemos estado usando, a saber, definir la tabla de verdad de la funcin
u operacin que nos interesa implementar y minimizarla. Obviamente, este mtodo resulta
poco prctico en el caso de tener nmeros de varios bits. Por poner un ejemplo, la tabla de
verdad de un sumador de palabras de 4 bits posee 8 entradas, es decir, 256 combinaciones.
El segundo mtodo consiste en hacer un diseo modular, es decir, disear un circuito
bsico que iremos repitiendo las veces que necesitemos. Este mtodo solo es aplicable en
funciones que posean un cierto grado de regularidad. Si nos fijamos, la suma aritmtica de
palabras de n bits cumple dicha condicin. Sumemos dos nmeros en binario a la manera
tradicional:
Acarreos
Primer sumando
Segundo sumando
Suma
1011101110
1011100110
1001101111
10101010101
742
623
1365
A3 B 3
A2 B 2
A1 B 1
A0 B 0
FA
FA
FA
FA
C out
S3
S2
S1
C in
S0
Si = Ai Bi Ci , i = 0, ..., 3
Ci+1 = Ai Bi + (Ai Bi )Ci , i = 0, ..., 3
con C0 = Cin
y C4 = Cout
El resultado final necesita un total de cinco bits para codificar el resultado, es decir,
Cout S3 S2 S1 S0 . Existe la posibilidad de conectar ms sumadores de palabras en cascada
para ampliar el tamao de las palabras a sumar. Para ello se debe conectar el acarreo de
salida Cout de cada circuito al acarreo de entrada Cin del circuito situado a su izquierda,
tal y como se ve en la figura 2.9.
2.1. SUMADORES
A7
C out
A4
B7
SUMADOR
PARALELO
DE 4 BITS
S7
S4
B4
A3
C4
A0
B3
SUMADOR
PARALELO
DE 4 BITS
S3
B0
C in
S0
2.1.4.
Complemento a 1 (C1)
Para sumar dos nmeros en C1 se suman todos sus bits, incluido el de signo. Si
existe un acarreo de salida entonces se le suma al resultado. El proceso se puede ver en
la figura 2.10. Para restar dos nmeros necesitamos calcular el opuesto del sustraendo, es
decir, calcular el Complemento a 1 del sustraendo (figura 2.10) y realizar una suma. Con
esta representacin solo necesitamos un sumador paralelo de n bits.
A3
A0
B3
A3
B0
B0
B3
SUMADOR
DE 4 BITS
SUMADOR
DE 4 BITS
S3
A0
S3
S0
S0
A0
B3
SUMADOR
DE 4 BITS
S3
S0
A0
B0
B3
B0
SUMADOR
DE 4 BITS
S3
S0
2.1. SUMADORES
0
0
1
1
Bi
0
1
0
1
EXOR
0
1
1
0
Circuito sumador/restador
Usando las propiedades de la funcin EXOR (cuadro 2.1) podemos construir un circuito para sumar o restar nmeros en C1 o C2. Introducimos una seal denominada S/R,
tal que si esta seal es 0 (S) se realizar una suma A PLUS B y si es 1 (R) se realizar
una resta A MINUS B.
Para ello, si S/R = 0 los bits de B se propagan tal cul (Bi = 0 Bi = Bi ), pero
si S/R = 1 entonces se propagan Bi = 1 Bi = B i . En C1 debemos conectar Cout con
Cin para completar la operacin. Sin embargo, en C2 para negar un nmero adems de
negar todos sus bits (C1), necesitamos sumarle 1. Para ello aplicamos tambin la seal
S/R al Cin del sumador, de tal forma que si se realiza una suma Cin = 0 (no afecta),
mientras que en la resta Cin = 1. En este caso Cout no formar parte del resultado y no
se usa para nada. En la figura 2.12 podemos ver, como ejemplo, el sumador/restador en
Complemento a 2 para nmeros de 4 bits.
Como el formato es fijo y el mismo para las entradas y la salida, existir desbordamiento cuando:
overf low = An1 B n1 Sn1 S/R + An1 Bn1 S n1 S/R
+ An1 B n1 S n1 S/R + An1 Bn1 Sn1 S/R
= An1 (Bn1 S/R)Sn1 + An1 (Bn1 S/R)S n1
S n1
= An1 B n1 Sn1 + An1 Bn1
10
SUMADOR
4 BITS
2.2.
2.2.1.
COMPARADORES
Comparador binario
2.2. COMPARADORES
11
B 1B 0
A 1A 0
B 1B 0
A 1A 0
00 01 11 10
00 01 11 10
00
00
01
01
11
10
(A=B)
(A<B)
(A>B)
00
01
11
10
B 1B 0
A 1A 0
00 01 11 10
1
1
11
1
10
1
1
Bi
0
1
0
1
(Ai >Bi )
0
0
1
0
12
A
A
A
(A>B)
2
3
(A=B)
B
B
B
B
(A<B)
1
2
3
(a)
(b)
Figura 2.14: (a) Comparador binario de 4 bits; (b) diagrama de pines del comparador
binario 7485.
A y B sern iguales si se verifica que los cuatro bits son iguales, o lo que es lo mismo,
si (A3 = B3 ) y (A2 = B2 ) y (A1 = B1 ) y (A0 = B0 ). En el lgebra de Boole esto es
equivalente a la funcin:
(A=B) = (A3=B3 )(A2=B2 )(A1=B1 )(A0=B0 ) = x3 x2 x1 x0
A ser mayor que B en si: A3 > B3 o (A3 = B3 y A2 > B2 ) o (A3 = B3 y A2 = B2 y
A1 > B1 ) o (A3 = B3 y A2 = B2 y A1 = B1 y A0 > B0 ). Entonces:
(A>B) = (A3>B3 ) + (A3=B3 )(A2>B2 ) + (A3=B3 )(A2=B2 )(A1>B1 )
+(A3=B3 )(A2=B2 )(A1=B1 )(A0>B0 )
= A3 B3 + x3 A2 B2 + x3 x2 A1 B1 + x3 x2 x1 A0 B0
Del mismo modo, A ser menor que B si: A3 < B3 o (A3 = B3 y A2 < B2 ) o (A3 = B3
y A2 = B2 y A1 < B1 ) o (A3 = B3 y A2 = B2 y A1 = B1 y A0 < B0 ). Entonces:
(A<B) = (A3<B3 ) + (A3=B3 )(A2<B2 ) + (A3=B3 )(A2=B2 )(A1<B1 )
+(A3=B3 )(A2=B2 )(A1=B1 )(A0<B0 )
= A3 B3 + x3 A2 B2 + x3 x2 A1 B1 + x3 x2 x1 A0 B0
En la figura 2.14b mostramos la configuracin de pines del C.I. 7485, que se corresponde
con un comparador binario de 4 bits.
2.2.2.
2.2. COMPARADORES
13
A
A
-A
-A
(A>B)
(A=B)
(A>B)
B
-B
(A<B)
(A=B)
-B
(A<B)
-A
-A
(A>B)
(A=B)
B
11
-B
-A
(A<B)
(A>B)
(A=B)
(A>B)
(A=B)
(A<B)
(A>B)
11
-B
(A<B)
(A=B)
A
B
-B
15
-A
(A>B)
12
(A<B)
(A=B)
4
B
15
-B
12
(A<B)
0
1
2
(A>B)
(A=B)
B
B
B
A
0
1
(A<B)
2
3
2.2.3.
Para disear el comparador de dos nmeros con signo debemos tener en cuenta en
que formato est representado. En cualquier caso, dos nmeros son iguales si todos sus
bits son iguales, excepto en Signo-Magnitud y en Complemento a 1 en los cuales el cero
posee dos representaciones. Si no tenemos en cuenta esa peculiaridad, entonces la funcin
(A = B) es la misma para todas las representaciones.
Para calcular cuando un nmero en Complemento a 1 en Complemento a 2 es
mayor o menor que otro, podemos utilizar un comparador binario. Para ello debemos de
intercambiar los bits ms significativos tal y como se muestra en la figura 2.16 para 4 bits.
14
Supongamos que queremos comparar un nmero A negativo (A3 = 1) con otro B positivo (B3 = 0). El comparador compara los nmeros suponiendo que estn en formato
binario puro. Al intercambiar los bits de signo, estamos haciendo que el bit ms significativo de B sea 1, mientras que el ms significativo de A es 0. Por lo tanto, B es mayor
que A. El caso de A positivo y B negativo es exactamente igual.
Supongamos que ambos nmeros son positivos. En ese caso estamos intercambiando
dos ceros y comparamos los nmeros tal y como estaban. El comparador nos dir cual
de los dos es mayor (menor) o si son iguales (recordemos que los nmeros positivos se
codifican igual que en binario puro).
El nico caso que nos falta es cuando los dos nmeros son negativos. Al igual que
antes, no tiene sentido intercambiar los signos puesto que ambos son 1. El comparador
har la comparacin suponiendo que los nmeros estn codificados en binario puro. El
resultado ser correcto porque tanto en Complemento a 1 como en Complemento a 2, el
orden (de mayor a menor) de los nmeros negativos se mantiene si se considera que los
nmeros estn codificados en binario puro.
Por ejemplo, -5 es mayor que -7 pero menor que -3. En Complemento a 1 con 4 bits,
-5 es 1010, -7 es 1000 y -3 es 1100. Como podemos comprobar, en binario puro 1010 es
mayor que 1000 pero menor que 1100, y eso es precisamente lo que nos dir el comparador
binario. Por otra parte, en Complemento a 2 -5 es 1011, -7 es 1001 y -3 es 1101. Tambin
se puede ver que en binario puro, 1011 es mayor que 1001 y menor que 1101.
El circuito de la figura 2.16 comparara cualquier pareja de nmeros en Complemento a
2, pero para Complemento a 1 haran falta puertas lgicas adicionales para tener en cuenta
la doble representacin del cero en este formato. En el caso de nmeros en SignoMagnitud
no se puede implementar un comparador utilizando nicamente un comparador binario,
sino que se necesitan puertas lgicas u otros elementos adicionales debido a que tambin
hay doble representacin del cero y a que la representacin de los nmeros negativos no
mantiene el orden si se consideran codificados en binario puro.
2.3.
15
A3 - A 0
ALU
F3 -F0
4 BITS
B3 - B 0
74181
C n+4
Cn
S3 -S0
(AND, OR, etc.). Los acarreos de entrada y de salida solo tienen sentido cuando se trata
de operaciones aritmticas. La tabla 2.3 ilustra las distintas operaciones que se realizan
en trminos del valor de las entradas S y M .
16
A3 - A 0
A7 - A 4
ALU
ALU
F3 -F 0
4 BITS
B3 - B 0
74181
B7 - B 4
C n+4
F7 -F 0
4 BITS
74181
C n+8
Cn
S3 -S 0
2.4.
2.4.1.
Multiplexor (MUX)
17
i0
i1
i2
.
.
.
2a1
.
.
.
i 2 n-1
MUX
ab
(n)
Seleccin
entrada
entrada
entrada
entrada
entrada
entrada
entrada
entrada
i0
i1
i2
i3
i4
i5
i6
i7
en las lneas de control indica cual de las entradas es la que se conecta a la salida. En el
cuadro 2.4 vemos un ejemplo para un MUX con n = 3, donde tenemos 3 lneas de control
(a, b, c) y 8 entradas (desde i0 hasta i7 ).
Construccin de un MUX
En el cuadro 2.5 presentamos las tablas de verdad del MUX 4 a 1 y del MUX 8 a
1. Se puede observar que solamente se trasmite a la salida el valor (0 o 1) de la entrada
i seleccionada, no influyendo en la misma las dems entradas, donde hemos puesto x.
Por ejemplo, para el MUX 4 a 1 si ab = 00 a la salida el valor de y ser el que haya
en i0 , independientemente de los valores de i1 , i2 e i3 , es decir, para ab = 00 e i0 = 0
la salida ser siempre 0 para cualquier combinacin de valores de las otras tres entradas
i1 i2 i3 desde 000 hasta 111.
Las expresiones lgicas de las salidas son las siguientes:
MUX 4 a 1: y = a bi0 + abi1 + abi2 + abi3
MUX 8 a 1: y = a b ci0 + a bci1 + abci2 + abci3 + ab ci4 + abci5 + abci6 + abci7
18
b
0
0
1
1
0
0
1
1
i0
0
1
x
x
x
x
x
x
i1
x
x
0
1
x
x
x
x
i2
x
x
x
x
0
1
x
x
i3
x
x
x
x
x
x
0
1
y
0
1
0
1
0
1
0
1
a
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
b
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
c
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
i0
0
1
x
x
x
x
x
x
x
x
x
x
x
x
x
x
i1
x
x
0
1
x
x
x
x
x
x
x
x
x
x
x
x
i2
x
x
x
x
0
1
x
x
x
x
x
x
x
x
x
x
i3
x
x
x
x
x
x
0
1
x
x
x
x
x
x
x
x
i4
x
x
x
x
x
x
x
x
0
1
x
x
x
x
x
x
i5
x
x
x
x
x
x
x
x
x
x
0
1
x
x
x
x
i6
x
x
x
x
x
x
x
x
x
x
x
x
0
1
x
x
i7
x
x
x
x
x
x
x
x
x
x
x
x
x
x
0
1
y
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
19
i0
i0
i1
i1
y
i2
i2
i3
i3
i4
i5
i6
i7
20
i0
i7
i8
i 15
..
.
MUX
8a1
..
.
MUX
8a1
MUX
4a1
i 16
i 23
i 24
i 31
..
.
MUX
8a1
..
.
MUX
8a1
abcde
21
o0
o1
DEMUX
i
.
.
.
o 2 n-1
.
.
.
1a2
o2
a b
(n)
2.4.2.
Demultiplexor (DEMUX)
22
b
0
0
1
1
0
0
1
1
i
0
1
0
1
0
1
0
1
o0
0
1
0
0
0
0
0
0
o1
0
0
0
1
0
0
0
0
o2
0
0
0
0
0
1
0
0
o3
0
0
0
0
0
0
0
1
a
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
b
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
c
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
i
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
o0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
o1
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
o2
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
o3
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
o4
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
o5
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
o6
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
o7
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
La inclusin de esta entrada en las expresiones lgicas se realiza simplemente multiplicando cada trmino producto por s:
DEMUX 1 a 4: o0 = sa bi, o1 = sabi, o2 = sabi, o3 = sabi.
DEMUX 1 a 8: o0 = sa b ci, o1 = sa bci, o2 = sabci, o3 = sabci, o4 = sab ci, o5 = sabci,
o6 = sabci y o7 = sabci.
La construccin de estos DEMUXes a partir de puertas lgicas es la que se puede ver
en la figura 2.24. En la figura 2.25 mostramos el diagrama de pines del C.I. 74154, que
corresponde a un DEMUX 1 a 16 con la salida activa a nivel bajo, junto con su tabla de
funcionamiento.
rboles demultiplexores
El mayor DEMUX comercial disponible en forma de chip es de tamao 1 a 16, pero
podemos construir DEMUXes de cualquier tamao interconectando varios DEMUX en
una estructura de rbol. Por ejemplo, podemos implementar un DEMUX 1 a 32 a partir
de un DEMUX 1 a 4 y cuatro DEMUXes 1 a 8, tal como se muestra en la figura 2.26.
El DEMUX del primer nivel lleva la entrada a una de sus cuatro salidas dependiendo
de los bits de control a y b. Los DEMUXes del segundo nivel llevan cada una de las salidas
del DEMUX del primer nivel a la salida seleccionada en funcin de los bits de control
comunes c, d y e. El resultado final es que la entrada se lleva a una de las 32 salidas en
funcin de las cinco lneas de control a, b, c, d y e. Notar que al DEMUX del primer nivel
(DEMUX 1 a 4) van las lneas de control ms significativas.
23
i
o0
o0
o1
o1
o2
o2
o3
o3
o4
o5
o6
o7
2.5.
MANIPULADORES DE CDIGO
24
25
DEMUX
1a8
..
.
o0
DEMUX
1a8
..
.
o8
DEMUX
1a8
..
.
o16
DEMUX
1a8
..
.
o24
o7
o15
DEMUX
1a4
o23
o31
abcde
o0
a
b
(n)
.
.
.
o1
DECOD
n
na2
.
.
.
o2
o 2 n-1
26
2.5.1.
b
0
1
0
1
o0
1
0
0
0
o1
0
1
0
0
o2
0
0
1
0
o3
0
0
0
1
a
0
0
0
0
1
1
1
1
b
0
0
1
1
0
0
1
1
c
0
1
0
1
0
1
0
1
o0
1
0
0
0
0
0
0
0
o1
0
1
0
0
0
0
0
0
o2
0
0
1
0
0
0
0
0
o3
0
0
0
1
0
0
0
0
o4
0
0
0
0
1
0
0
0
o5
0
0
0
0
0
1
0
0
o6
0
0
0
0
0
0
1
0
o7
0
0
0
0
0
0
0
1
Decodificadores binarios
2.5.2.
Codificadores binarios
27
i0
i1
i2
i 2 n-1
COD
.
.
.
2an
.
.
.
b
(n)
i2 i3
0 0
0 0
1 0
0 1
comb.
a
0
0
1
1
b
0
1
0
1
i0
1
0
0
0
0
0
0
0
i1 i2 i3 i4 i5 i6
0 0 0 0 0 0
1 0 0 0 0 0
0 1 0 0 0 0
0 0 1 0 0 0
0 0 0 1 0 0
0 0 0 0 1 0
0 0 0 0 0 1
0 0 0 0 0 0
otras combinaciones
i7
0
0
0
0
0
0
0
1
a
0
0
0
0
1
1
1
1
b
0
0
1
1
0
0
1
1
c
0
1
0
1
0
1
0
1
incluido las combinaciones de entrada permitidas. Las expresiones lgicas de las salidas
son las siguientes:
Codificador 4 a 2: a = i2 + i3 , b = i1 + i3 .
Codificador 8 a 3: a = i4 + i5 + i6 + i7 , b = i2 + i3 + i6 + i7 , c = i1 + i3 + i5 + i7 .
Como puede observarse las expresiones de las salidas son la suma lgica de los trminos
de las lneas de entrada a 1 que ponen dicha salida a 1. Estas expresiones sencillas se deben
al gran nmero de indiferencias que presentan las salidas. En la figura 2.29 mostramos el
diagrama lgico del codificador binario 4 a 2, segn las ecuaciones anteriores.
Codificadores con prioridad
Cabe preguntarse qu sucede en el diseo anterior cuando se ponen varias de las
lneas de entrada a 1, cul de los cdigos binarios asociados a cada una de esas lneas de
entrada es el que se tomar como salida. Tal como hemos diseado el dispositivo (poniendo
indiferencias en las salidas no permitidas) no podemos decir nada sobre esta cuestin.
28
i1
i2
i3
i1
x
x
1
0
0
i2
x
1
0
0
0
i3
1
0
0
0
0
a
1
1
0
0
0
b
1
0
1
0
0
a = i3 + i2 i3 = i3 + i2
b = i3 + i1 i2 i3 = i3 + i1 i2
Es posible imponer prioridades a las lneas de entrada, de tal forma que si varias
de ellas estn activas el codificador solo tendr en cuenta a la ms prioritaria. En el
cuadro 2.9 mostramos la tabla de verdad de un codificador 4 a 2 con prioridad y las
expresiones lgicas de sus salidas. Hemos supuesto que las lneas de mayor peso son las
ms prioritarias: i3 > i2 > i1 > i0 . El orden i3 > i2 > i1 > i0 es el orden de prioridad ms
usual y stos van a ser los circuitos codificadores que se encuentren en el mercado.
En la tabla de verdad solo ha de tenerse en cuenta la lnea ms prioritaria a uno. As,
por ejemplo, si i2 = 1 e i3 = 0 sabemos que la salida ha de ser 2, independientemente de
los valores de las lneas i0 e i1 (segunda fila de la tabla). Por otro lado, la obtencin de
estas ecuaciones a partir de la tabla de verdad es similar a la construccin de funciones en
forma de suma de minterm, pero teniendo en cuenta que las variables de entrada que son
x no intervienen en la formacin del trmino producto. A diferencia de un codificador
sin prioridad, en un codificador con prioridad todas las combinaciones de entrada tienen
definido un valor de salida y, por lo tanto, no hay indiferencias en las funciones de salida
del codificador.
En la figura 2.30 mostramos el diagrama de pines del C.I. 74148 junto con su tabla
de funcionamiento. Este chip corresponde a un codificador 8 a 3 con prioridad. Como comentario final, indicar que los codificadores comerciales binarios pueden llegar a ser de 16
a 4. Para disear codificadores mayores no es posible construir rboles de decodificadores
siguiendo el mismo mtodo empleado para MUX y DEMUX y habra que estudiar cada
caso en particular.
29
C'2
A0
A1
DECOD
A2
4 a 16
A3
o0
o1
o2
o3
o4
o5
o6
o7
o8
o9
o10
o11
o12
o13
o14
o15
i0
i1
i2
i3
i4
i5
i6
i7
i8
i9
i10
i11
i12
i13
i14
i15
B0
COD
B1
16 a 4
B2
B3
2.5.3.
Conversores de cdigo
30
b
g
c
d
a
1
0
1
1
0
1
0
1
1
1
b
1
1
1
1
1
0
0
1
1
1
c
1
1
0
1
1
1
1
1
1
1
d
1
0
1
1
0
1
1
0
1
0
SALIDAS
e f g
1 1 0
0 0 0
1 0 1
0 0 1
0 1 1
0 1 1
1 1 1
0 0 0
1 1 1
0 1 1
DISPLAY
0
1
2
3
4
5
6
7
8
9
trada correspondiente al segmento a est activa ste se iluminar, mientras que si est
inactiva el segmento permanecer apagado. Igual para los seis segmentos restantes. La
activacin de un segmento puede ser con un valor alto (HIGH) cuando el visualizador es
de ctodo comn, o con un valor bajo (LOW) cuando el visualizador es de nodo comn.
El cdigo BCD (cdigo binario decimal) consta de 4 bits en los cuales las combinaciones
posibles son las que generan los nmeros binarios 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, que son
precisamente los dgitos que se emplean en el sistema decimal. La conversin BCD a 7
segmentos viene dada por el cuadro 2.10.
En la figura 2.33 mostramos el diagrama de pines y la tabla de funcionamiento del
C.I. 7448, que corresponde al conversor de cdigo BCD a 7 segmentos para visualizadores
de ctodo comn.
31