Documentos de Académico
Documentos de Profesional
Documentos de Cultura
Manual PLD
Manual PLD
UNIVERSIDAD DE GUADALAJARA
CENTRO UNIVERSITARIO DE CIENCIAS
EXACTAS E INGENIERIAS
PLDS
DISPOSITIVOS LOGICOS
PROGRAMABLES
PLANOOR
CLK/I0
24
VCC
23
I/O
22
I/O
21
I/O
20
I/O
19
I/O
18
I/O
17
I/O
16
I/O
15
I/O
14
I/O
13
OCLK
IOLMC
I1
I
L
M
C
D
E
OLMC
R
IOLMC
I2
I
L
M
C
D
E
OLMC
R
IOLMC
I3
I
L
M
C
D
E
OLMC
R
IOLMC
I4
I5
I6
I7
5
6
7
8
I
L
M
C
D
E
OLMC
A
R
R
E
G
L
O
I
L
M
C
I
L
M
C
A
N
D
I
L
M
C
A
R
R
E
G
L
O
O
R
IOLMC
D
E
OLMC
IOLMC
D
E
OLMC
IOLMC
D
E
OLMC
R
IOLMC
I8
I
L
M
C
D
E
OLMC
R
IOLMC
I9
10
I
L
M
C
D
E
OLMC
R
IOLMC
I10
11
I
L
M
C
D
E
R
R
OLMC
DE
GND 12
8
SLMC
QUE ES UN PLD ?
Las iniciales PLD vienen del ingls Programmable Logic Device, que traducido a nuestro idioma
significa Dispositivo Lgico Programable y son circuitos integrados que ofrecen a los diseadores
en un solo chip, un arreglo de compuertas lgicas y flip-flops, que pueden ser programados por el
usuario para implementar funciones lgicas; y as, una manera ms sencilla de reemplazar varios
circuitos integrados estndares o de funciones fijas.
Las ventajas que trae con respecto a los circuitos integrados de funciones fijas ( series 74XX y
40XX ) son variadas, entre ellas las que considero ms importantes son:
- Los PLDs representan menor costo para los fabricantes.
- Pueden reemplazar funciones de otros dispositivos lgicos.
- Reduccin de espacio en las tarjetas de circuito impreso.
- Simplificacin del alambrado entre unos chips y otros.
- Disminucin en los requerimientos de potencia ( por consiguiente menor consumo de energa )
- Realizacin de aplicaciones especiales no encontradas en circuitos integrados de funciones
fijas.
- Puede reflejarse menor costo para el usuario al ver las ventajas de tener menor cantidad de
circuitos integrados; por consiguiente, procesos de ensamblado ms rpidos, menor
probabilidad de que puedan ocurrir fallas, as como menores procedimientos en la deteccin de
fallas cuando estas se presenten.
Un PLD tpico est compuesto de arreglos de compuertas lgicas, uno de ellos a base de
compuertas AND al que se le denomina Plano AND y el otro de compuertas OR, denominado
Plano OR; estos pueden ser programables y dependiendo del plano o los planos que lo sean, ser
la clasificacin que reciba el PLD.
Las variables de entrada ( que vienen de las terminales externas del dispositivo ) tienen
interconexiones hacia uno de los planos, a travs de compuertas con salidas complementarias ( es
decir con una salida inversora y una no-inversora ); y salidas de los planos, conectadas a las
terminales externas del dispositivo, por elementos lgicos como pueden ser: inversores,
compuertas OR y flip-flops; adems, en algunos casos existe retroalimentacin de las salidas
hacia uno de los planos, para tomarlas como entradas nuevamente ( aplicacin utilizada
frecuentemente en el caso de lgica secuencial ).
La programacin se lleva acabo por medio de conexiones fusibles; de tal forma que en una
compuerta OR, una entrada con conexin fusible Fundida o Quemada ( fusible abierto ) funcione
como un cero lgico y una conexin intacta como el valor de la(s) variable(s) de entrada.
Un ejemplo de un PLD sencillo se muestra a continuacin:
Se tienen dos variables de entrada, etiquetadas como A y B, en donde cada una se conecta a
dos compuertas, a un inversor y a un no-inversor, las salidas de dichas compuertas van
directamente conectadas al Plano AND y las salidas de las compuertas del Plano AND, van
conectadas a las entradas de las del Plano OR y las salidas de este plano, hacia las terminales
externas del dispositivo como se muestra en la figura siguiente.
Arreglo
AND
B
AB
AB
Lneas
" Producto de trminos "
AB
AB
Lneas de entrada
Arreglo
OR
Fusibles
Programables
S1
S2
S3
S4
Salidas en suma
de productos
S1 ? AB ? AB ? AB ? AB
S1 ? A? B ? B? ? A? B ? B ?
S1 ? A ? A
y si
? B ? B? ?
S1 ? A ? A ? 1
Las salidas S1, S2, S3 y S4 se pueden programar en forma individual para lograr cualquier
funcin posible con solo Quemar los fusibles . Por ejemplo para obtener la operacin de una
compuerta NOR-Exclusiva en la salida S1, se necesitan quemar los fusibles 2 y 3. Recordando que
en este ejemplo un fusible quemado es igual a un cero lgico.
S1 ? AB ? 0 ? 0 ? AB
S1 ? AB ? AB
S1 ? A ? B
II
Arreglo
AND
A
A B
B
AB
AB
Lneas
" Producto de trminos "
AB
AB
Lneas de entrada
Arreglo
OR
S1
S2
S3
S4
Salidas en suma
de productos
III
ROM
PROM
EPROM
PAL
EEPROM
PLA
GAL
ROM
PROM
EPROM
2 xS=C
Donde:
n es igual al nmero de variables de Entrada.
S es la cantidad de funciones de Salida.
C es la capacidad de la memoria en bits.
IV
De tal forma que, para una ecuacin de cuatro variables de entrada y cuatro funciones distintas
de salida ser necesario una memoria de:
24 x 4 = 16 x 4 = 64 bits
en caso de que fuera una de ocho variables de entrada y de cuatro funciones de salida sera
necesario una memoria de:
8
Existen dos tipos de PALs, uno de los cuales puede ser programado solamente una vez, por
ejemplo: El PAL16R8 el cual es un dispositivo de 16 posibles entradas y con 8 salidas; todas con
Flip-Flops. El otro PAL mejor conocido como GAL de Generic Array Logic ( Lgica en Arreglo
Genrico ), combina las caractersticas de un PAL; pero adems, agrega tecnologa especial para
ser borrado y programado elctricamente. Este dispositivo que es el que nos ocupa, ser descrito y
analizado detalladamente en las pginas subsecuentes.
PLANO OR
PROGRAMABLE
PLANO AND
FIJO
S1
S2
S3
S4
PLANO OR
PROGRAMABLE
PLANO AND
PROGRAMABLE
S1
S2
S3
S4
Salidas en suma
de productos
Salidas en suma
de productos
DIAGRAMA ESQUEMATICO DE
UN PLD TIPO PROM
DIAGRAMA ESQUEMATICO DE
UN PLD TIPO PLA
VI
A
PLANO OR
FIJO
PLANO AND
PROGRAMABLE
S1
S2
S3
S4
Salidas en suma
de productos
DIAGRAMA ESQUEMATICO DE
UN PLD TIPO PAL
1971 Al mismo tiempo General Electric hace experimentos con PLDs de tecnologa MOS,
usando las caractersticas de los PLA y con la tecnologa de borrado con rayos UV. En
junio Intel ofrece al mercado el primer microprocesador MOS ( el 4004, de 4 bits ) que
contena 2300 transistores.
1972 MOSTEK Corporation lanza la primera Memoria de Alta Densidad ( una RAM dinmica de
1024 bits e Intel ofrece los primeros microprocesadores de 8 bits ( el 8008 y el 8080 ).
1973 National Semiconductor crea su propio PLA de mscara programable similar al TMS 200
pero con catorce entradas y ocho salidas sin elementos de memoria. El mrito a este
dispositivo consisti en su menor complejidad en el diseo, mostrando as un avance en
la nueva tecnologa. Este dispositivo fue conocido como DM7575/DM8575.
1974 Monolithic Memories fabrica un dispositivo denominado PALA ( Programable Associative
Logic Array ) bajo el nmero de parte MMT 5760/6760 implementaba multiniveles y
circuitos secuenciales de ms de 100 compuertas e incorpor bajo acuerdo de General
Electric innovaciones en el dispositivo de mscara programable.
1975 Intersil anuncia el IM5200 un FPLA; poco despus, Signetics hace lo mismo con el
82S100 que logr encabezar la carrera de los PLDs durante un tiempo.
1978 En el verano de este ao nace el dispositivo PAL, como un proyecto de MMI encabezado
por John Birkner, en el que se pretendan satisfacer varias necesidades del mercado,
entre ellas las de reemplazar la lgica estndar, mejorar los tamaos y la velocidad de los
ya existentes; bajo esta idea los PAL invaden el mercado. El PAL que conocemos
actualmente se basa en un diseo de H.T. Chua. MMI ofrece soporte para el manejo de
los nuevos dispositivos en el PAL Handbook escrito por John Birkner y que en el
mismo se acompaaba de un programa hecho en Fortran para ayudar a programar los
dispositivos.
1980 Se propone y presenta el primer formato JEDEC para los PLDs.
1981 Signetics registra FPLAs con aplicaciones para mquinas de estados.
1982 En el verano de este ao Bill Wiley Smith de Signetics crea una muestra de lo que sera
el soporte para la programacin de PLDs, llamado BEE ( Boolean Equation Entry );
cuyas caractersticas eran las Ecuaciones Booleanas, notacin de estados, tablas de
verdad, minimizacin lgica en forma automtica as como la simulacin de los diseos.
En diciembre de este ao se anuncia el proyecto ABEL ( Advanced Boolean Expression
Language ) para un nmero limitado de PLDs de diferentes manufacturas y que fue un
Software muy bien recibido por el mercado. Se crea otra herramienta denominada CUPL
( Common Universal tool for Programable Logic ) desarrollado por Bob Osann de Assited
Technology.
1983 En Marzo se crea una segunda versin de CUPL soportando a todos los PALs
soportados por PALASM y un nmero limitado de FPLAS combinacionales de Signetics
con caractersticas similares al BEE. Poco despus surge la segunda versin de ABEL
que soportaba virtualmente a todos los PLDs de esa poca y esto toma por sorpresa a
los diseadores de otras herramientas de Software. En seguida National Semiconductor
lanza el Software llamado PLAN ( Programable Logic Analysis by National ). Cypress
Semiconductor crea un PAL que se hace popular por su alta velocidad. Lattice
Semiconductor compaa especializada en tecnologa borrable CMOS crea un PAL
borrable elctricamente al que llamaron Generic Array Logic o GAL, pero esta compaa
tuvo problemas legales con MMI hoy parte de AMD quin obtuvo el derecho de producir
el GAL pero bajo otro nombre, en seguida Lattice crea el GAL 39V18 conocido hoy como
Lattice 6001.
1983 International CMOS Technology ( I.C.T. ) desarrolla un dispositivo llamado PEEL
(
Programable Electrically Erasable Logic ) con tecnologa de Lattice y fue llevado a
primera produccin en 1986.
1984 Se anuncia un nuevo concepto en cuanto a la tecnologa de los PLDs y es encabezado
por Xilinix Corporation, el dispositivo desarrollado es el LCA ( Logic Cell Array )
compuesto de pequeas celdas lgicas, similares a la arquitectura de una PROM, donde
cada celda es capaz de crear cuatro o cinco funciones de entrada y dos de salida. Poco
despus Exel Microelectronics crece el XL78C800 Erasic, este dispositivo creado bajo
arreglo de multiniveles de lgica y tardo an ms el diseo del Software y programacin
en estar disponible.
1988 Actel Corporation introduce un FPGA diferente al de los dispositivos de Xilinix. El Act 1 de
densidad comparable al arreglo de compuertas de mscara programable al igual que el
LCA requiere de el trazado de rutas de funciones lgicas para ser usado efectivamente.
1989 Plessey Semiconductor introduce un FPGA con caractersticas similares, pero con una
mejor arquitectura.
1995 Lattice Semiconductor Corporation, anuncia el 7 de Agosto, la introduccin de World
fastest 3.3 Volt 22V10, cuya mxima velocidad de operacin es de 7.5 ns ( 133.33 Mhz ).
Que permite la utilizacin del dispositivo con bateras.
Lattice Semiconductor Corporation, anuncia una actualizacin para los Programadores
Universales en septiembre de ese ao. La actualizacin responde a que sus nuevos
productos, el GAL16LV8D-3LJ y el GAL16V8D-5LJ son lanzados al mercado. Las nuevas
cualidades de estos dispositivos son : velocidades desde 3.5 ns ( 286 Mhz ); adems de
operar a un voltaje de alimentacin de 3.3 Volts.
10
El presente captulo esta destinado en forma muy especial a los GAL, que es el tema principal
de esta tesis y es aqu donde se descubrirn sus secretos , en donde tambin se har notar lo que
los hace unos PLDs muy verstiles. La principal misin de la investigacin realizada, ser reflejada
en este captulo en su mayor parte y que es la de facilitar el Diseo Lgico Digital. Y que estoy
seguro se lograr, despus de describir a cada uno de los dispositivos que me ocupan.
Qu es un GAL ?.
Primeramente dir que significa GAL . GAL son las iniciales de Generic Array Logic y que en
nuestro Idioma significa Arreglo Lgico Genrico. Y se trata de la 4a generacin de PALs, capaces
de funcionar en modo combinacional y/o secuencial; adems, de superar a sus antecesores en
cuanto a tecnologa programable se refiere, ya que estos son capaces de reprogramarse hasta un
mnimo de 100 veces; aunque, esto depende tambin del fabricante.
Les llamo la 4a generacin de PALs debido a que:
La 1 a Generacin corresponde a los PALs comunes creados por AMD ( Advanced Micro
Devices ), y que son programables una sola vez y que emplean tecnologa PROM de fusible
Titanio-Tungsteno.
La 2 a Generacin correspondera a los PAL creados con arquitectura V ( Variable ); pero,
programables una sola vez. Esta designacin es apoyada por Texas Instruments.
La 3 a Generacin ser aquella que permite la ventaja de la arquitectura V , con tecnologa
EPROM y borrado con rayos U.V.
a
11
ETIQUETAS
La lgica estndar ( TTLs y CMOS ) tiene etiquetas que nos ayudan a identificar el tipo de
Circuito Integrado con el cual estamos trabajando, por ejemplo:
La etiqueta 74LS04 nos dice que se trata de un Circuito Integrado de la familia TTL y de la subfamilia Schottky de baja potencia, y que est compuesto de seis INVERSORES.
La etiqueta 4011 nos dice que se trata de un Circuito Integrado de la familia CMOS, y que est
compuesto por cuatro compuertas NAND.
De la misma forma los dispositivos PAL y GAL tendrn etiquetas que nos ayudaran a identificar
los Circuitos Integrados fcil y rpidamente. La nomenclatura general de estos dispositivos se
muestra en la siguiente pgina.
Cabe hacer las siguientes aclaraciones:
a) El orden de las etiquetas en la nomenclatura mostrada, puede verse afectada segn del
fabricante que se trate.
b) Pueden aparecer etiquetas que se presten a confusin.
c) Habr etiquetas que no aparezcan dentro de la nomenclatura.
Por ejemplo:
EL TIBPAL16L8-15CN; es un PAL de Texas Instruments, donde:
TI = Texas Instruments.
B = Tecnologa de Fusible bipolar.
PAL = Programmable Array Logic.
16 = Con 16 entradas al Arreglo.
L = Con salidas activas en bajo.
8 = Con 8 salidas de configuracin L .
-15 = Tiempo de retardo 15 ns .
C = Rango de Temperatura Comercial .
N = Tipo de Empaque Plstico tipo DIP .
Aclaracin c).
Aclaracin c).
Aclaracin a).
Aclaracin c) y b).
En el caso del PAL de Texas Instruments, quedan claras las notas; pero, en el caso del PALCE
de AMD/MMI se puede prestar a confusin; debido a que, la primer etiqueta nos habla de un PAL.
Sin embargo, la V nos dice que se trata de un GAL y est es la forma ms eficaz hasta el
momento, de identificar dicho dispositivo como tal. El mismo caso se presenta con el fabricante
Texas Instruments debido a que utiliza las siguientes etiquetas para describir a un GAL de 22
entradas y 10 salidas variables y programables como lo es el TIBPAL22VP10-20C. La mayora de
las ocasiones la primer etiqueta hace mencin a PAL o un GAL, pero cada fabricante podr tener
su propia etiqueta, y donde de seguro se imprimir el sello de la compaa que lo fabrique.
12
NOMENCLATURA
Tecnologa de la Familia:
PAL = Programmable Array Logic ( TTL )
GAL = Generic Array Logic ( EECMOS )
PAL10 = 10KH ECL PAL
PAL100 = 100K ECL PAL
Tipo de Empaque:
N = Plstico tipo DIP ( Dual In Line Package )
J = Cermico tipo DIP
V = PLCC ( Plastic Leaded Chip Carrier )
W = Quad Cerpak ( ECL )
Rango de Temperatura:
0
C = Comercial
( 0 C a + 75 C )
0
0
M = Militar
( -55 C + 125 C )
0
0
I = Industrial ( GAL ) ( -40 C + 85 C )
PAL16R4DNC
TABLA 2-1
13
NUMERO
DE LA LINEA
DE ENTRADA
NUMERO DE TERMINAL
Vcc
20
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30
1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31
00
32
64
96
128
160
192
224
19
256
288
320
352
384
416
448
480
18
512
544
576
608
640
672
704
736
17
768
800
832
864
896
928
960
992
16
1024
1056
1088
1120
1152
1184
1216
1248
15
1280
1312
1344
1376
1408
1440
1472
1504
14
1536
1568
1600
1632
1664
1696
1728
1760
13
1792
1824
1856
1888
1920
1952
1984
2016
12
9
10
11
0
1
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30
3 5 7 9 11 13 15 17 19 21 23 25 27 29 31
Figura 2-1
14
15
NUMERO DE TERMINAL
NUMERO DE CELDA DE
LA PRIMERA LINEA PRODUCTO
NUMERO
DE LA LINEA
DE ENTRADA
NUMERO DE TERMINAL
Vcc
20
0
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30
1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31
00
32
64
96
128
160
192
224
19
256
288
320
352
384
416
448
480
18
3
512
544
576
608
640
672
704
736
768
800
832
864
896
928
960
992
1024
1056
1088
1120
1152
1184
1216
1248
1280
1312
1344
1376
1408
1440
1472
1504
17
16
15
14
7
1536
1568
1600
1632
1664
1696
1728
1760
13
1792
1824
1856
1888
1920
1952
1984
2016
12
11
9
10
2
1
4
3
6
5
8 10 12 14 16 18 20 22 24 26 28 30
9 11 13 15 17 19 21 23 25 27 29 31
Figura 2-8
16
NUMERO
DE
TERMINAL
NUMERO
DE LA LINEA
DE ENTRADA
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30
3 5 7 9 11 13 15 17 19 21 23 25 27 29 31
Vcc
20
19
18
17
0
32
64
96
128
160
192
224
16
256
288
320
352
384
416
448
480
15
14
13
12
11
10
0
1
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30
3 5 7 9 11 13 15 17 19 21 23 25 27 29 31
Figura 2-14
17
GAL16V8
A continuacin se muestra un diagrama a bloques de la Estructura Interna del GAL16V8 en
presentacin DIP ( Dual In Line Package ).
C,I
20
VCC
OLMC
19
I/O
OLMC
18
I/O
OLMC
17
I/O
OLMC
16
I/O
OLMC
15
I/O
OLMC
14
I/O
OLMC
13
I/O
OLMC
12
I/O
11
OE,I
ARREGLO
AND
GND 10
Figura 2-15
18
19
NUMERO
DE LA LINEA
DE ENTRADA
NUMERO DE TERMINAL
Vcc
20
1
0
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30
1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31
00
32
64
96
128
160
192
224
OLMC
XOR=2048
AC1=2120
PTD=2128
a 2135
19
2
256
288
320
352
384
416
448
480
OLMC
XOR=2049
AC1=2121
PTD=2136
a 2143
18
3
512
544
576
608
640
672
704
736
OLMC
XOR=2050
AC1=2122
PTD=2144
a 2151
17
4
768
800
832
864
896
928
960
992
OLMC
XOR=2051
AC1=2123
PTD=2152
a 2159
16
5
1024
1056
1088
1120
1152
1184
1216
1248
OLMC
XOR=2052
AC1=2124
PTD=2160
a 2167
15
6
1280
1312
1344
1376
1408
1440
1472
1504
OLMC
XOR=2053
AC1=2125
PTD=2168
a 2175
14
7
1536
1568
1600
1632
1664
1696
1728
1760
OLMC
XOR=2054
AC1=2126
PTD=2176
a 2183
13
8
1792
1824
1856
1888
1920
1952
1984
2016
OLMC
XOR=2055
AC1=2127
PTD=2184
a 2191
12
2
1
10
4
3
6
5
8 10 12 14 16 18 20 22 24 26 28 30
9 11 13 15 17 19 21 23 25 27 29 31
OE
11
FIRMA ELECTRONICA:
2056
2064
2072
2080
2088
2096
2104
2112 2119
MSB LSB
MSB LSB
Figura 2-16
20
ARQUITECTURA Y DESCRIPCION
DE LA OLMC
La OLMC esta formada por un conjunto de dispositivos tales como:
- Multiplexores.
- Flip-Flop tipo D .
- XOR.
- Buffer inversor , con opcin para operar en Tercer Estado .
- Dentro de la OLMC se encuentra tambin la compuerta OR.
Tal y como se aprecia en la siguiente figura.
de la Macrocelda adyacente
CLK
OLMC
Vcc
PTD
n+0
00
11
10
01
1
PTD
n+1
PTD
n+2
MATRIZ DE
PTD
FUSIBLES
n+3
PROGRAMABLES
PTD
n+4
DEL
PTD
PLANO
n+5
AND
PTD
n+6
PTD
n+7
TERMINAL I/O
D
XOR n
10
0X
11
a la Macrocelda adyacente
Figura 2-17
En la Macrocelda observamos como una de las ocho compuertas del PLANO AND no entra en
forma directa hacia la compuerta del PLANO OR, sino que su salida, se conecta a la entrada de
dos multiplexores ( que en el dibujo estn etiquetados como MUX ); una al Multiplexor A y
otra al Multiplexor B .
La salida del Multiplexor A , tiene acceso a una entrada de la compuerta OR y este puede
ejecutar dos operaciones que son:
a) Selecciona la salida de la compuerta AND.
b) Selecciona GND que equivale a un 0 lgico.
y que realizar una a la vez, segn el modo de trabajo del dispositivo.
21
OLMC
Vcc
PTD
n+0
00
11
10
01
PTD
n+1
PTD
n+2
MATRIZ DE
FUSIBLES PTDn + 3
PROGRAMABLES
PTD
n+4
DEL
PLANO PTDn + 5
AND
PTD
TERMINAL I/O
D
XORn
n+6
PTD
n+7
10
0X
11
a la Macrocelda adyacente
Figura 2-18
22
OLMC
Vcc
PTD
n+0
00
11
10
01
PTD
n+1
PTD
n+2
MATRIZ DE
FUSIBLES PTDn + 3
PROGRAMABLES
PTD
n+4
DEL
PLANO PTDn + 5
AND
PTD
n+6
PTD
n+7
TERMINAL I/O
D
XOR n
10
0X
11
a la Macrocelda adyacente
Figura 2-19
Con las siguientes indicaciones para las figuras que representan el diagrama de la OLMC:
Las lneas ms obscuras determinan el camino hacia cada una de las compuertas y
multiplexores, dependiendo de la seleccin que se haga con los multiplexores ( en cuyo caso se
muestran indicando la seleccin mediante un bloque gris ) dicho camino se continuar, a travs de
los dispositivos necesarios, que se encuentran en la OLMC para lograr cada una de las diferentes
funciones que a continuacin se ilustran y describen para la OLMC.
23
Salida combinacional
TERMINAL I/O
ARREGLO
AND
TRI-STATE
XOR
ARREGLO
AND
XOR
Entrada/Salida combinacional
I/O
1
7
TERMINAL I/O
ARREGLO
AND
XOR
Entrada
INPUT
TERMINAL I/O
ARREGLO
AND
XOR
REGISTER
CLK
8
ARREGLO
AND
TERMINAL I/O
XOR
OE
Figura 2-26
24
SOFTWARE
El Software que se eligi para la programacin de los dispositivos GAL es un Software de
National Semiconductor Corporation denominado OPAL en su versin 1.02 de 1991. Este
Software tiene un ambiente de trabajo mediante ventanas, que hace ms fcil el manejo del
mismo, proporcionando a la vez una organizacin de las operaciones que se pueden lograr con
este paquete.
DESCRIPCION GENERAL
Este paquete de Software ofrece el soporte para algunos PLDs como son los dispositivos
MAPLs, GALs y ECL PALs. Este paquete es capaz de interpretar Ecuaciones de Algebra de
Boole, Mquinas de Estados y Tablas de Verdad para posteriormente en archivos individuales
Ensamblarlos y convertirlos en su correspondientes formatos JEDEC. El programa OPAL posee
un editor de texto con funciones especiales que hacen ms verstil el vaciado de datos sobre el
mismo, contiene un protocolo de programacin accesible al programador de PLDs.
CARACTERISTICAS ESPECIALES
- Minimizacin de Ecuaciones de Algebra Booleana.
- Asignacin automtica de terminales.
- Simulacin mediante Diagramas de Tiempos.
- Listado con informacin referente al porcentaje de aprovechamiento del dispositivo as como
tambin la modalidad en que se estn utilizando cada una de las terminales.
- Conversin de formatos PAL a GAL.
DISCO ? 2
DISCO ? 3
README
ADDENDUM.MAN
INSTALL.EXE
OPL2PLA.EXE
PLA2EQN.EXE
EQN2JED.EXE
ESPRESSO.EXE
FITMAPL.EXE
JED2CKT.EXE
DEVICE.LIB
OPAL.EXE
OPALSIM.EXE
OPALVIEW.EXE
OPAL.HLP
OPALVIEW.HLP
EPS.COM
HPS.COM
JED2EQN.EXE
EQN2OPL.EXE
PAL2GAL.EXE
DEMO\*.*
EXAMPLES\EQN\*.*
EXAMPLES\OPL\*.*
25
CAPITULO IV
APLICACIONES
OPAL
OPAL
TABLAS DE
VERDAD
ECUACIONES
BOOL EANAS
MAQUINAS
DE
ESTADOS
.OPL
OPL2PLA
.LOG
TM
EQN2OPL
FITMAPL
ABEL -4 Y OTRAS
TERCERAS PARTES.
.PLA
ESPRESSO
PLA2EQN
.EQN
EQN2JED
.LOG
.CKT
JED2EQN
.JED
JED2CKT
OPALsim
.MAC
.LST
PAL2GAL
TARJETA
FORMAS
DE
ONDA
OPALview
163
CAPITULO IV
APLICACIONES
La instalacin del programa se realiza mediante el archivo INSTALL.EXE, al igual que muchos
otros paquetes de Software. Una vez que el programa ha sido instalado corre con la instruccin
OPAL seguido de un ENTER despus del prompt ejemplo:
C:\? OPAL
( ENTER )
164
CAPITULO IV
APLICACIONES
VENTANA PRINCIPAL.
Ya que el programa ha sido cargado, estar listo para trabajar dentro de l cuando se muestre la
pantalla principal:
En la parte superior se encuentran los Ttulos de las Ventanas , que contienen las opciones de
trabajo del programa. Cada uno de los Ttulos de las Ventanas , tiene una letra resaltada; lo que
indica, que dicha ventana podr ser seleccionada, con solo teclear la letra resaltada del Titulo .
En la parte inferior se encuentran teclas rpidas para algunas funciones y que ejecutaran la
operacin sealada con solo oprimir la tecla de funcin, por ejemplo:
F1 HELP nos permitir visualizar la ayuda en cada opcin con solo teclear F1.
165
CAPITULO IV
APLICACIONES
VENTANA FILE.
La ventana File contiene nueve opciones y al igual que los Ttulos de las Ventanas cada una
de las opciones tiene tambin una letra resaltada y al oprimir alguna de ellas se seleccionara la
funcin correspondiente, otra forma de seleccionar las opciones se hace mediante el cursor
(
flechas del teclado ) seguidas de un ENTER; las teclas ? ? seleccionan la opcin de la ventana y
las teclas ? ? seleccionan otra ventana.
166
CAPITULO IV
APLICACIONES
VENTANA VIEW:
La ventana View mediante la ventana de bsqueda ( ver la opcin Open... de la ventana File ) se
hace la seleccin rpida de archivos segn su extensin:
OPL File:
?
PLA Map:
?
EQN File:
?
JEDEC MAP: ?
LOG File:
?
GAL File:
?
CKT File:
?
LIS File:
?
busca archivos con cualquier nombre; pero, con extensin OPL ( ? .opl ).
busca archivos con cualquier nombre; pero, con extensin PLA ( ? .pla ).
busca archivos con cualquier nombre; pero, con extensin EQN ( ? .eqn ).
busca archivos con cualquier nombre; pero, con extensin JEDEC ( ? .jed ).
busca archivos con cualquier nombre; pero, con extensin LOG ( ? .log ).
busca archivos con cualquier nombre; pero, con extensin GAL ( ? .gal ).
busca archivos con cualquier nombre; pero, con extensin CKT ( ? .ckt ).
busca archivos con cualquier nombre; pero, con extensin LIS ( ? .lis ).
167
CAPITULO IV
APLICACIONES
VENTANA SIMULATE:
La ventana Simulate permite realizar la simulacin del circuito que se acaba de disear dentro de
OPAL, dentro de esta ventana se encuentran dos opciones y que con la ayuda de la ventana de
bsqueda se podrn efectuar ms rpidamente la seleccin de los archivos de simulacin.
Opalsim...
Despus de la bsqueda del archivo de simulacin ( ? .ckt ), se proceder a la generacin de un
archivo ( ? .Lst ) basado en la Tabla de Estados anexada al archivo ( ? .ckt ) donde se podrn
visualizar los diagramas de tiempos de la Tabla mencionada.
Opalview...
Mediante esta opcin se efecta la visualizacin en pantalla de los diagramas de tiempos, para
esto es necesario que exista el archivo que se creo con la opcin anterior ( ? .Lst ).
168
CAPITULO IV
APLICACIONES
VENTANA MODULES:
La ventana Modules posee nueve opciones, cabe hacer mencin que es una de las ventanas
ms importantes dentro del paquete ( Software ) ya que dentro de ella se realiza la conversin
(
Ensamble y compilacin ) entre archivos y que sern descritas a continuacin:
169
CAPITULO IV
APLICACIONES
CHIP
EQUATIONS
GLOBAL
Comentarios:
Estos nos sirven para hacer alguna nota, explicacin o descripcin dentro del archivo. Los
comentarios pueden ser colocados en cualquier parte o lugar del archivo EQN; sin importar, el
Bloque donde se coloquen.
Existen dos formatos para sealar los comentarios dentro del archivo y son:
?
Los Comentarios por Lneas; en cuyo caso se deber iniciarse con un punto y coma ( ; )
antes del comentario. Ejemplo:
; De esta forma se colocan comentarios en una lnea.
Los Comentarios por Multilneas, que deber iniciarse con una llave ( { ) y finalizar con otra
( } ). Ejemplo:
{ En este tipo de comentarios
se pueden emplear
varias lneas }
170
CAPITULO IV
APLICACIONES
Bloque de Encabezado.
El encabezado es cualquier texto antes de la palabra clave CHIP y este es colocado como
encabezado en los archivos generados posteriormente; siempre y cuando este exista. Ejemplo:
CIUDAD
LUGAR
CAMPUS
CARRERA
AUTOR
DISEO
Bloque de Declaraciones.
Este Bloque inicia con la palabra clave CHIP , seguido por una etiqueta ( opcional ) y el
nombre del dispositivo.
A continuacin ( en la siguiente lnea ) se colocan la lista de terminales ( opcional ) y Directivas.
Formato:
- CHIP Etiqueta Nombre-del-Dispositivo.
- Lista de Terminales.
- Directivas.
CHIP - Palabra clave que asigna y da de alta el dispositivo, con el cual se pretenden trabajar las
ecuaciones y la cual tiene dos formatos:
10.-
20.-
CHIP GAL16V8
A continuacin debe hacerse una asignacin de terminales mediante un listado que se puede
efectuar de dos formas diferentes:
10.- Caso de asignacin de terminales.
1 2 3 4 5 6 7 8 9 GND
11 12 13 14 15 16 17 18 19 VCC
En donde los nmeros, sern sustituidos por las etiquetas asignadas por el usuario, para las
variables de entrada y salida respetando los espacios entre ellas; por ejemplo:
1 2 3 4 A B C 8 9 GND
11 Q1 13 Q2 15 ACARREO 17 18 19 VCC
Se recomienda tomar esta opcin; en cuyo caso, la etiqueta deber ser idntica, al nombre del archivo sin la
extensin. Esto evitar algunos problemas que podra presentarse al momento de convertir el archivo a otro
formato.
2
Si no se desea especificar el nombre del dispositivo colocar la palabra UNKNOW ( desconocido ) en su
lugar.
JOSE MIGUEL MORAN LOZA
171
CAPITULO IV
APLICACIONES
A las variables, se les pueden asignar con minsculas, maysculas, acompaadas si se desea
de nmeros, para distinguir variables similares entre s; por ejemplo:
a ? A
a ? a1
A ? A1
a1?
A1
De esta forma:
1 2 3 4 a a1 b b1 9 GND
11 12 13 A 15 16 A1 18 19 VCC
20 Caso de asignacin de terminales.
La asignacin de las variables se hace igualando la etiqueta con la terminal, ejemplo:
A=5 B=6 C=7
Q1=12 Q2=13 ACARREO=16
La ventaja que ofrece esta opcin es la de no anotar las terminales, que son innecesarias; as
como omitir, las terminales de alimentacin ( VCC y GND ).
DIRECTIVAS @
Son directivas que van inmediatamente, despus de la lista de terminales y estas son:
@ DEFINE
@ UES
@ iLCH
@ iREG
Cabe hacer mencin que no es muy recomendable hacer asignacin, de minsculas y maysculas, como en el
primer y cuarto caso; debido a que el simulador, no distingue entre minsculas y maysculas, lo cual podra
causar confusin, durante la interpretacin del Diagrama de Tiempos.
4
La cual se puede colocar en cdigo ASCII ( 8 caracteres ), en Hexadecimal o Binario.
JOSE MIGUEL MORAN LOZA
172
CAPITULO IV
APLICACIONES
BLOQUE DE ECUACIONES.
El Bloque de Ecuaciones inicia con la palabra clave EQUATIONS y a continuacin se
declaran las ecuaciones del usuario.
El vaciado de las ecuaciones es muy similar al que estamos acostumbrados a manejar, en el
Algebra de Boole; aunque, con los respectivos smbolos para el archivo EQN, que se muestran a
continuacin:
TABLA 3-1
OPERADOR
EJEMPLO
OPERACION
/
!
*
&
|
+
^
$
:+:
=
:=
/A
!A
A*B
A&B
A|B
A+B
^B
A$B
A:+:B
A=B
A:=B
INVERSOR
INVERSOR
AND
AND
OR
OR
XOR
XOR
XOR
ASIGNACION ( COM )
ASIGNACION ( SEC )
PRECEDENCIA
4 ( MAYOR )
4 ( MAYOR )
3
3
2
2
1
1
1
0
0 ( MENOR )
Los operadores en negritas son los que se usarn de aqu en adelante y el resto sern
considerados como smbolos alternativos.
El orden de precedencia, nos sirve para identificar y tener presente, la prioridad de un operador
al realizar una operacin; por ejemplo:
D = /A*B
Segn el orden de precedencia el programa efectuar la operacin de la ecuacin como sigue:
a) Inversor /A
b) Operacin AND /A*B
c) Asignacin D = /A*B
a) Realiza la operacin de Inversor en la variable A
b) Realiza la operacin AND en las variables /A*B
c) Realiza la operacin de asignacin = ( combinacional ) a las operaciones realizadas
anteriormente.
Es obvio que los operadores se repetirn; en cuyo caso, el orden de precedencia ser tomado
por el programa, de izquierda a derecha en una ecuacin, por ejemplo:
D = /A*B*/C + A*C
Se efectuar la operacin de inversor sobre A, en seguida la AND con /A*B, despus de la
operacin del inversor con C, continuando con la operacin AND /A*B*/C, segn el orden de
precedencia, se realiza la operacin AND con las variables A*C, con la posterior operacin OR
/A*B*/C + A*C y finalmente la operacin de asignacin ( combinacional en este caso ), D = /A*B*/C
+ A*C.
173
CAPITULO IV
APLICACIONES
D=A+B
Dentro del programa existen dos factores que afectan la polaridad de una ecuacin y son:
1) La lista de terminales ( en el Bloque de Declaraciones ).
2) La polaridad asignada en la ecuacin ( Bloque de Ecuaciones ).
La polaridad ser determinada segn la Tabla 3-2.
TABLA 3-2
Lista de
terminales
S
/S
Ecuaciones Booleanas
S
/S
Positiva
Negativa
Negativa
Positiva
Ejemplos:
? Se define una variable de salida S . En la lista de terminales se asigna como S; pero, en la
ecuacin se asigna como /S= ........... Segn la Tabla 3-2, la polaridad real de salida es negativa.
? Un ejemplo ms sera, en el cual la variable de salida es asignada como /S, en la lista de
terminales y como /S en la ecuacin. Revisando la Tabla 3-2 observaremos que la polaridad real es
positiva.
INSTRUCCIONES ESPECIALES
Todas las instrucciones mostradas en est seccin sirven para activar algunas funciones de
caracter especial, que poseen algunos dispositivos PAL y GAL; por ejemplo:
Despus de haber analizado a los PALs y GALs, recordaremos que en las terminales
asignadas como O e I/O, son terminales en las que se puede activar el OE ( Output Enable ), para
aprovechar la condicin de TRI-STATE ( Tercer estado ) disponible en dichas terminales. Cabe
hacer mencin que existen terminales en tales dispositivos, que activan el OE en todas las
terminales de salida con registro; tal es el caso de la terminal # 11 en el PAL16R4, PAL16R6,
PAL16R8 y GAL16V8. Pero esto solo en Modo Secuencial; debido al arreglo lgico en la
arquitectura de algunos dispositivos, como en el caso de los antes mencionados.
174
CAPITULO IV
APLICACIONES
D.OE = T
FUNCION
EJEMPLO
OE
OUTPUT ENABLE
X.OE = Z
AR
ASYNCHRONOUS
RESET
SYNCRONOUS PRESET
CLOCK
PRESET
RESET
X.AR = Z
SP
C
PR
RE
X.SP = Z
X.C = Z
X.PR = Z
X.RE =Z
DISPOSITIVOS GAL
DONDE ES FACTIBLE
EMPLEAR LA FUNCION
GAL16V8, GAL20V8,
GAL22V10, GAL20RA10 Y
GAL6001
GAL22V10, GAL20RA10 Y
GAL6001
GAL22V10 Y 6001
GAL20RA10
GAL20RA10
GAL20RA10
175
CAPITULO IV
APLICACIONES
Archivo EQN :
AUTOR:
Jos Miguel Morn Loza.
DISEO:
Contador BCD de 7 Segmentos Ascendente/Descendente con Acarreo
COMENTARIOS: Display Anodo Comn
LUGAR:
Centro Universitario de Ciencias Exactas e Ingenierias.
CARRERA:
Ingeniera en Comunicaciones y Electrnica.
CHIP
CONT_97A GAL16V8
* e * /g * /f
/d * /e * g * /f
/d * /e * /g * f
/d * e * /g * f
b := /Up * /Reset * /a * /b * /c * d * e * g * f
+ /Up * /Reset * /a * b * /c * /d * /e * /g * /f
+ Up * /Reset * a * /b * /c * d * e * /g * /f
+ Up * /Reset * /a * b * /c * /d * e * /g * /f
c := /Up * /Reset * /a * /b * /c * /d * e * /g * f
+ Up * /Reset * a * /b * /c * d * e * g * f
d := /Up * /Reset * /a * /b * c * /d * /e * /g * f
+ /Up * /Reset * /a * b * /c * /d * e * /g * /f
+ Up * /Reset * /a * /b * /c * /d * /e * g * /f
+ Up * /Reset * /a * /b * /c * /d * e * /g * f
+ Up * /Reset * /a * b * /c * /d * /e * /g * /f
+ /Up * /Reset * /a * /b * /c * /d * /e * /g * /f
e := /Reset * a * /b * /c * d * e * /g * /f
+ /Reset * /a * /b * c * /d * /e * /g * f
+ /Up * /Reset * /a * b * /c * /d * /g * /f
+ Up * /Reset * /a * /b * /c * /d * e * /g * f
+ /Reset * /a * /b * /c * /d * /e * /f
+ /Reset * /a * /c * /d * /e * /g * /f
g := Up
+
+
+
+
+
+
* /Reset * /a * b * /c * /d * /e * /g * /f
/Up * a * /b * /c * d * e * g * f
/Up * /a * /b * c * /d * /e * /g * f
Up * /a * /b * /c * /d * e * /g * /f
Up * /a * /b * /c * /d * /e * g * /f
/Up * /a * /b * /c * /d * /e * /g * /f
Reset
f := Up
+
+
+
+
+
+
* /Reset * a * /b * /c * d * e * g * f
/Up * /Reset * a * /b * /c * d * e * /g * /f
Up * /Reset * /a * b * /c * /d * /e * /g * /f
Up * /Reset * /a * /b * /c * /d * /e * g * /f
/Reset * /a * /b * c * /d * /e * /g * f
/Up * /Reset * /a * /b * /c * /d * e * /g * f
/Up * /Reset * /a * /b * /c * /d * /e * /g * /f
Carry := Up * /a * /b * /c * /d * e * /g * /f
+ /Up * /a * /b * /c * /d * /e * g * /f
Carry.C = CLK
g.C = CLK
f.C = CLK
e.C = CLK
d.C = CLK
c.C = CLK
b.C = CLK
a.C = CLK
176
CAPITULO IV
APLICACIONES
10
f g
e
1
6
b
c
Pd
Disposicin de Terminales
1. Anodo " e "
2. Anodo " d "
3. Ctodo Comn
4. Anodo " c "
5. Anodo Punto Decimal " Pd "
Figura 4-1
Tabla de Verdad
Variables de Entrada
MSB
LSB
D
C
B
A
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
a
1
0
1
1
0
1
1
1
1
1
1
0
1
0
1
1
g
0
0
1
1
1
1
1
0
1
1
1
1
0
1
1
1
#
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F
177
CAPITULO IV
APLICACIONES
BA
00
00
01
11
10
01
0
11
10
DC
00
00
01
11
10
0
0
0
01
11
10
0
DC
00
00
01
11
10
01
0
11
10
0
0
0
BA
BA
00
00
01
11
10
0
0
BA
00
DC
0
0
10
BA
00
01
11
10
11
0
0
DC
01
01
0
0
11
0
0
10
DC
00
00
01
11
10
0
e
01
0
11
0
0
10
0
BA
DC
00
01
11
10
00
0
01
0
11
10
0
0
g
Obteniendo:
e ? CBA ? DCB ? DA
b ? DCBA ? DC A ? CB A ? DBA
c ? DCB A ? DC A ? DCB
178
CAPITULO IV
APLICACIONES
Se puede incluir una variable ms, que nos permita comprobar el correcto funcionamiento del
Display despus de rea
lizar las conexiones pertinentes del GAL16V8 al Display.
Esta variable ser P, la cual encender todos los Segmentos del Display al colocarle un 1 lgico
a su entrada. Por lo que se deber agregar a cada producto de los minterminos la variable /P .
El siguiente paso consistir en vaciar dichas ecuaciones al programa OPAL como se muestra a
continuacin:
Archivo EQN :
LUGAR:
CAMPUS:
CARRERA:
AUTOR:
Universidad de Guadalajara.
Centro Universitario de Ciencias Exactas e Ingenieras.
Ingeniera en Comunicaciones y Electrnica.
Jos Miguel Morn Loza.
APLICACION #1
179
CAPITULO IV
APLICACIONES
Archivo JEDEC :
GAL16V8
EQN2JED - Boolean Equations to JEDEC file assembler (Version V024)
Copyright (c) National Semiconductor Corporation 1990,1991
Assembled from "C:\OPAL\TESIS\BINHEX71.EQN". Date: 9-19-97
LUGAR:
Universidad de Guadalajara.
CAMPUS:
Centro Universitario de Ciencias Exactas e Ingenieras.
CARRERA:
Ingeniera en Comunicaciones y Electrnica.
AUTOR:
Jos Miguel Morn Loza.
APLICACION #1
*
NOTE PINS P:1 D1:2 C1:3 B1:4 A1:5 6:6 7:7 8:8 9:
9 GND:10 11:11*
NOTE PINS 12:12 a:13 b:14 f:15 g:16 d:17 c:18 e:19 VCC:20*
QF2194*QP20*F0*
L1216
L0000
00000000000000000000000000000000
11101011101101111111111111111111
00000000000000000000000000000000*
10100111101111111111111111111111
L1280
10101111111101111111111111111111
10100111101101111111111111111111
00000000000000000000000000000000
01100111111110111111111111111111
00000000000000000000000000000000
11100111011110111111111111111111
00000000000000000000000000000000
01101111011101111111111111111111
00000000000000000000000000000000
00000000000000000000000000000000
00000000000000000000000000000000*
00000000000000000000000000000000
L0256
00000000000000000000000000000000
10101011011110111111111111111111
00000000000000000000000000000000*
01100111111110111111111111111111
L1536
01100111011111111111111111111111
10101011101101111111111111111111
00000000000000000000000000000000
10100111101110111111111111111111
00000000000000000000000000000000
01101011011101111111111111111111
00000000000000000000000000000000
01100111101101111111111111111111
00000000000000000000000000000000
00000000000000000000000000000000
00000000000000000000000000000000*
00000000000000000000000000000000
L0512
00000000000000000000000000000000
10101011101101111111111111111111
00000000000000000000000000000000*
11100111011101111111111111111111
L1792
01101011011110111111111111111111
00000000000000000000000000000000
10100111101110111111111111111111
00000000000000000000000000000000
00000000000000000000000000000000
00000000000000000000000000000000
00000000000000000000000000000000
00000000000000000000000000000000
00000000000000000000000000000000
00000000000000000000000000000000
00000000000000000000000000000000*
00000000000000000000000000000000
L0768
00000000000000000000000000000000
10101011101111111111111111111111
00000000000000000000000000000000*
10100111011101111111111111111111
L2048
01100111101110111111111111111111
00000000*
00000000000000000000000000000000
L2056
00000000000000000000000000000000
00000000000000000000000000000000
00000000000000000000000000000000
00000000000000000000000000000000*
00000000000000000000000000000000
L2120
00000000000000000000000000000000*
00000000*
L1024
L2128
10101011111101111111111111111111
11100000111000001111000011100000
10101011011111111111111111111111
11110000111100001111000000000000*
10101111011101111111111111111111
L2192
01100111101101111111111111111111
10*
00000000000000000000000000000000
C5F23*
00000000000000000000000000000000*
180
CAPITULO IV
APLICACIONES
Archivo LOG :
EQN2JED - Boolean Equations to JEDEC file assembler (Version V024)
Copyright (c) National Semiconductor Corporation 1990,1991
Document file for C:\OPAL\TESIS\BINHEX71.EQN
Device: 16V8
$LABELS 20 P D1 C1 B1 A1 6 7 8 9 GND 11 12 a b f g d c e VCC
Pin
--1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
Label
----P
D1
C1
B1
A1
6
7
8
9
GND
11
12
a
b
f
g
d
c
e
Type
---pos,com input
pos,com input
pos,com input
pos,com input
pos,com input
unused
unused
unused
unused
ground pin
unused
unused
neg,com output
neg,com output
neg,com output
neg,com output
neg,com output
neg,com output
neg,com output
5/10 (50.0%)
2/2 (100.0%)
5/6 (83.3%)
-----------------------------------------Pin
Label
Terms Usage
-----------------------------------------19
e
3/8
(37.5%)
18
c
3/8
(37.5%)
17
d
4/8 (50.0%)
16
g
3/8
(37.5%)
15
f
4/8
(50.0%)
14
b
4/8
(50.0%)
13
a
4/8
(50.0%)
-----------------------------------------Total
25/64 (39.1%)
-----------------------------------------EQN2JED - Boolean Equations to JEDEC file assembler (Version V024)
Copyright (c) National Semiconductor Corporation 1990,1991
Chip diagram (DIP)
P
D1
C1
B1
A1
6
7
8
9
GND
._____
_____.
|
\__/
|
| 1
20 | VCC
| 2
19 | e
| 3
18 | c
| 4
17 | d
| 5
16 | g
| 6
15 | f
| 7
14 | b
| 8
13 | a
| 9
12 | 12
| 10
11 | 11
|______________|
CAPITULO IV
APLICACIONES
Archivo CKT :
$
$
$
$
$
BINHEX71
JED2CKT -- JEDEC File to OPALSIM Circuit/Macro Translator (Version V022)
Copyright (c) National Semiconductor Corporation 1990,1
991
Translated from BINHEX71.jed. Date: 9-19-97
DEVICE GAL16V8
.LIB BINHEX71.mac
* U1 BINHEX71 2 P D1 C1 B1 A1 6 7 8 9 GND 11 12 a b f g d c e
+ VCC
P
D1
C1
B1
A1
INPUT
INPUT
INPUT
INPUT
INPUT
=00000000000000001111111111111111
=00000000111111110000000011111111
=00001111000011110000111100001111
=00110011001100110011001100110011
=01010101010101010101010101010101
.PROBE P D1 C1 B1 A1 . a b f g d c e
.TIME 1000
.END
En la aplicacin anterior se observa como el dispositivo cumple una funcin especial; sin
embargo, tambin nos damos cuenta que el dispositivo es subutilizado. ?,
Porque
la razn es
muy palpable; el dispositivo solo utiliza un 39.1 % del
al de
tot sus terminos y un 68.1 % del total
de su arquitectura y con esta aplicacin el dispositivo podra aprovecharse doblemente.