TEMA 5

PUERTAS LGICAS CMOS

Una vez estudiado el transistor MOSFET, pasaremos a analizar los circuitos lgicos cuya estructura y operacin se basan en este tipo de dispositivos. Se trata de un peldao superior al de los dispositivos, en la jerarqua de representacin de los sistemas electrnicos digitales, en el que se sitan los circuitos lgicos bsicos con los que se construyen las redes combinacionales: las puertas lgicas. De entre las diferentes tecnologas que pueden servir para realizar estos mdulos bsicos de los sistemas digitales nos centraremos en la lgica MOS de simetra complementaria (CMOS), por ser el estilo de diseo ms utilizado en la actualidad para la realizacin de sistemas electrnicos integrados, tanto analgicos como, sobre todo, digitales. Las ventajas que ofrece el CMOS frente a otras tecnologas lo han situado en una posicin de privilegio que probablemente perdurar an durante mucho tiempo. En este tema repasaremos los conceptos y criterios de diseo relativos a las puertas lgicas CMOS y sus variantes. Comenzaremos repasando brevemente el proceso de fabricacin CMOS para pasar inmediatamente a estudiar el inversor, circuito bsico de puerta sobre el que revisaremos las diferentes propiedades y formas de caracterizacin de estos circuitos. El siguiente apartado recorrer las diferentes variantes de puertas lgicas que pueden realizarse en tecnologa CMOS, caracterizndolas en cuanto a velocidad y consumo. Por ltimo nos introduciremos en los aspectos de diseo relacionados con las interconexiones y los parsitos que llevan asociados, como causa de limitacin cada vez ms significativa de las prestaciones de los circuitos digitales de altas prestaciones.

1. FABRICACIN DE PUERTAS CMOS: CUBAS (TUBS)

La fabricacin de un dispositivo CMOS requiere una secuencia de pasos de procesamiento que se ilustra de forma muy simplificada en la figura 5.1. En esta figura puede observarse que los transistores de ambos tipos (canal n y canal p) se fabrican normalmente en regiones llamadas pozos o cubas (wells, tubs), impurificando ligeramente zonas amplias del substrato con dopantes de signo opuesto al del tipo de transistor que se pretende construir en esa zona. Estas cubas previenen conducciones indeseadas desde el drenador al substrato, siendo posibles dos alternativas principales en cuanto a su construccin sobre el substrato: Comenzando con una oblea dopada tipo p (n), fabricar cubas n (p). Comenzando con una oblea sin dopado, fabricar tanto cubas tipo n como p (procesos twin-tub). Los procesos CMOS se desarrollaron inicialmente a partir de procesos NMOS, que utilizan obleas tipo p para fabricar los dispositivos de canal n. Los procesos twin-tub, sin embargo, se han hecho predominantes en la actualidad, dado que mejoran las caractersticas elctricas respecto a los primeros. La estructura CMOS y la necesidad de ubicar los transistores (al menos uno de los tipos) en cubas puede dar lugar a un problema que, si no es corregido, es capaz de destruir el dispositivo. En efecto, todo transistor MOS es en realidad un dispositivo de cuatro terminales, uno de los cuales corresponde al sustrato, que podemos identificar con las cubas bajo los transistores. Para salvaguardar las prestaciones elctricas, estas cubas han de conectarse a la

Fabricacin de puertas CMOS: cubas (tubs)

Figura 5.1. Resumen de los pasos en el procesamiento CMOS [1]

alimentacin; las cubas p, bajo los transistores de canal n, a VSS (terminal negativo de la alimentacin), y las cubas n a VDD (terminal positivo). Estas conexiones se realizan mediante vas especiales denominadas tub ties, que hemos representado esquemticamente en la figura 5.2. Las reglas de diseo exigen que estas conexiones se repitan a lo largo de una misma cuba. Si las cubas representan un cuarto terminal de los transistores, la pregunta que cabe hacerse es: por qu no es suficiente una sola conexin para cada cuba?. La respuesta se encuentra en el hecho de que una misma cuba puede contener un gran nmero de transistores (de 50 a 100), y el uso de mltiples conexiones proporciona una va de baja resistencia entre cada cuba y la alimentacin, evitando la operacin de transistores bipolares parsitos que existen por construccin (ver figura 5.3), y que pueden provocar un fenmeno conocido como latch-up. Este fenmeno se debe a la existencia de un rectificador controlado parsito (SCR - silicon-controlled rectifier) conectado entre los extremos de alimentacin, cuyo esquema de circuito y curva caracterstica
5.2

Figura 5.2. Conexiones de cuba (tub ties) [1]

PUERTAS LGICAS CMOS

Figura 5.3. Transistores bipolares parsitos en CMOS [1]

se muestra en la figura 5.4; cuando se dispara y entra en conduccin forma una conexin de baja resistencia entre ambos extremos de alimentacin, que no slo impide el funcionamiento normal de la estructura CMOS, sino que puede llegar a destruirla. El punto de conmutacin del SCR est controlado por las resistencias entre base y emisor de los transistores, de forma que cuanto mayores sean sus valores, menos corriente se necesita para alcanzar los 0.7V de tensin de despegue de la unin base-emisor, facilitndose su puesta en conduccin. Aadir ms conexiones de cuba rebaja los valores de estas resistencias, evitndose de esta manera el fenmeno.

2. EL INVERSOR
El inversor constituye el ncleo de todo diseo digital, contemplado a bajo nivel. Una vez su operacin y propiedades son entendidas, el diseo de estructuras ms complejas (puertas, sumadores, multiplicadores, etc.) se simplifica considerablemente, de forma que la conducta esttica y dinmica de estas estructuras puede determinarse en una gran parte trasladando los resultados obtenidos para el inversor. En este apartado analizaremos una serie de propiedades fundamentales del inversor, aplicables asimismo a estructuras de puerta ms complejas. Estas propiedades son: Robustez, expresada por la conducta esttica Prestaciones (performance), determinada por la respuesta dinmica Disipacin de potencia y requerimientos de alimentacin A continuacin proporcionaremos definiciones precisas de cada una de estas propiedades,

Figura 5.4. Circuito equivalente y caracterstica tensincorriente de un SCR [1][2]

5.3

El inversor

con las que podremos valorar globalmente la conducta de una puerta desde diferentes perspectivas.

2.1. Definiciones y propiedades

rea y complejidad Como resulta obvio, el rea pequea es una propiedad deseable de toda puerta digital. Cuanto menor sea la puerta, mayor ser la densidad de integracin y menor el tamao del dado de silicio (die), tamao que se relaciona de forma directa con el coste de fabricacin de un diseo. Adems, las puertas ms pequeas tienden tambin a ser ms rpidas, por cuanto la capacidad total de puerta depende del rea. El nmero de transistores de una puerta es un factor indicativo del rea de implementacin que cabe esperar. Sin embargo, otros parmetros tambin pueden influir decisivamente. Es el caso, por ejemplo, de las interconexiones, dado que un patrn complejo de stas puede dar lugar a que el rea dedicada a ellas domine. Funcionalidad y robustez: la conducta esttica La conducta medida experimentalmente para una puerta real normalmente se desva de la respuesta esperada a priori. Una razn de esta desviacin son las variaciones inevitables en el proceso de fabricacin, que pueden afectar profundamente a la conducta elctrica del circuito. La presencia de fuentes de ruido dentro y fuera del chip constituyen otra causa de desviacin en la respuesta esperada del circuito. Siendo ms precisos, el trmino ruido significa en estos sistemas variaciones no deseadas de los voltajes y las corrientes en los nodos, y puede introducirse en el circuito por diferentes tipos de acoplamientos o a causa de fluctuaciones en las alimentaciones. El cmo hacer frente a estas perturbaciones es uno de los principales retos en el diseo de los circuitos digitales de altas prestaciones. Los parmetros estticos de una puerta miden cmo de robusta resulta la estructura con respecto a variaciones en el proceso de fabricacin y las perturbaciones por ruido. Para definir estos parmetros es necesario recordar cmo se representan las seales digitales en el mundo de los circuitos electrnicos, y el hecho de que toda variable lgica no es ms que una abstraccin asociada a una magnitud elctrica (normalmente tensin), que en realidad est definida en un rango continuo de valores. En consecuencia, es necesario transformar esta tensin elctrica en un valor discreto, asociando un nivel de tensin nominal a cada estado lgico (1VOH, 0VOL, en lgica positiva). VOH y VOL representan los niveles tpicos de tensin de salida del circuito lgico ante entradas tpicas; en otras palabras, aplicando VOH a la entrada del inversor obtendremos VOL en la salida, y viceversa. La diferencia entre ambos niveles es lo que se denomina excursin lgica. La caracterstica de transferencia de tensin (VTC) La funcin elctrica de una puerta queda expresada por medio de su caracterstica de transferencia de tensin (VTC - voltage-transfer characteristic), o caracterstica de transferencia esttica (DC). Esta grfica dibuja la tensin de salida como una funcin de la tensin de entrada (Vout = f(Vin)), en condiciones estacionarias. Un ejemplo de este grfico lo tenemos en la figura 5.5, donde se identifican fcilmente las tensiones nominales de alta y de baja (VOH y VOL). Otro punto de inters en este grfico es la tensin umbral de conmutacin, VM (no confundir con la tensin umbral de los MOSFET, VT), definida como el corte de la curva VTC con la bisectriz (Vout = Vin). Este punto tiene un inters especial en los circuitos con realimentacin (secuenciales).

5.4

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Aun cuando se aplique un valor nominal ideal a la entrada, la salida a menudo se desva del valor nominal esperado, lo que puede ser causado por ruido o por la carga de salida de la puerta (nmero de puertas conectadas a ella). La figura 5.6(a) ilustra cmo los dos niveles lgicos en realidad quedan representados por dos franjas de tensiones aceptables, una por cada valor lgico, separadas entre s por una regin de transicin. Los rangos de tensin representativos de los valores lgicos quedan delimitados en la zona central del grfico por los niveles de tensin VIH y VIL , que representan los extremos de la regin de transicin, y que por definicin son los puntos donde la pendiente (o ganancia diferencial expresada como dVout/dVin) de la curva VTC se hace -1 (figura 5.6(b)). Mrgenes de ruido

Figura 5.5. Caracterstica VTC de un inversor [2]

Para que una puerta sea robusta (insensible al ruido), es esencial que los rangos de valores de tensin asociados al 0 y al 1 sean lo ms grandes posible. Una medida de la insensibilidad de una puerta al ruido viene dada por los mrgenes de ruido en alta y baja (NM Noise margin), definidos a partir de las tensiones caractersticas que delimitan los rangos asociados a los valores lgicos: Margen de ruido en baja: NML = VIL-VOL Margen de ruido en alta: NMH = VOH -VIH Resulta obvio que estos mrgenes habrn de ser mayores que cero para que el circuito sea funcional, siendo un objetivo de diseo el hacerlos lo ms amplios posible para aumentar la robustez del circuito.

(a)

(b)

Figura 5.6. Rangos de tensiones asociados a los valores lgicos y definicin de las tensiones caractersticas [2]

5.5

El inversor

Figura 5.7. Propiedad regenerativa manifestada en una cadena de inversores [2]

Propiedad regenerativa El disponer de amplios mrgenes de ruido es una propiedad necesaria pero no suficiente para que el circuito sea robusto. En las conexiones en cascada de circuitos digitales las desviaciones por ruido van pasando de etapa a etapa, y pueden llegar a acumularse hasta el punto de que alguna de las etapas produzca salidas de tensin en la regin de transicin. Esto no ocurre, por fortuna, si las puertas poseen la propiedad regenerativa, que asegura que una seal perturbada converge gradualmente a uno de los niveles nominales despus de pasar por un cierto nmero de etapas lgicas. Esta propiedad puede expresarse en los siguientes trminos: cuando una tensin de entrada perteneciente al rango de niveles representativo de un valor lgico se aplica a una cadena de inversores (figura 5.7(a)), la salida de la cadena se aproximar a uno de los dos valores VOH VOL dependiendo del valor lgico de entrada y del nmero de inversores de la cadena (par o impar). Esta propiedad queda de manifiesto en el cronograma de la parte (b) de la figura 5.7, donde la entrada corresponde a una seal cuadrada de amplitud muy disminuida, que va restaurando el nivel al avanzar en la cascada de inversores. Las condiciones bajo las que una puerta es regenerativa pueden deducirse intuitivamente de analizar la curva VTC de la puerta (ver las dos grficas de la figura 5.8). Para que una puerta tenga la propiedad regenerativa, la VTC debe poseer una regin de transicin con una pendiente (ganancia diferencial) mayor que la unidad en valor absoluto, mientras que en las zonas asociadas a los valores lgicos la pendiente ha de ser menor que la unidad. En este caso, la puerta tiene dos puntos de operacin estable en los extremos de la alimentacin, tal como puede apreciarse en la parte izquierda de la figura. Directividad La propiedad de directividad exige que una puerta sea unidireccional, esto es, que los cambios en la salida no den lugar a variaciones en la entrada del mismo circuito. Si esto no se consigue las seales de salida se reflejarn en la entrada en forma de ruido aadido, que afectar a la integridad de la seal. En las implementaciones reales, la directividad completa no puede alcanzarse nunca, existiendo, por ejemplo, acoplamientos capacitivos insoslayables entre entradas y salidas.
5.6

PUERTAS LGICAS CMOS

Figura 5.8. Condiciones de la curva VTC para la regeneracin [2]

Fan-in y fan-out El fan-out denota el nmero de puertas de carga conectadas a la salida de una puerta dada. El incremento de fan-out de una puerta puede afectar a sus niveles lgicos de salida, efecto que puede minimizarse haciendo la resistencia de entrada de las puertas lo ms grande posible (bajas corrientes de entrada), y la resistencia de salida tan pequea como sea posible, lo que le proporcionar una elevada cargabilidad de salida (driving). Hay que tener en cuenta que, adems del efecto sobre las caractersticas estticas, un alto fan-out deteriora las prestaciones dinmicas de la puerta cargada, por lo que es frecuente que en los circuitos lgicos se defina un fan-out mximo para garantizar que el componente verifique, adems de las especificaciones estticas, tambin las dinmicas. El fan-in de una puerta es el nmero de entradas de la misma. Puertas con valores altos de fan-in suelen ser ms complejas, lo que a menudo se traduce en propiedades estticas y dinmicas inferiores. A los efectos del fan-in elevado en los diseos nos referiremos ms adelante en este tema. La puerta ideal Como resultado de las consideraciones realizadas en los prrafos previos, podemos definir la puerta digital ideal desde una perspectiva esttica. La curva VTC del inversor ideal se muestra en la figura 5.9 y tiene las siguientes propiedades: ganancia infinita en la regin de transicin, tensin umbral de conmutacin centrada en la excursin lgica y mrgenes de ruido amplios e iguales a la mitad de la excursin lgica. Las impedancias de entrada y salida sern de valor infinito y cero, respectivamente. Aunque conseguir una VTC ideal es algo fsicamente imposible en los diseos reales, algunas implementaciones, como la puerta CMOS esttica, se acercan bastante a este modelo.
Ejemplo 5.1. Deducir las tensiones caractersticas de la curva VTC de un inversor NMOS con una carga resistiva adecuada, a partir de la simulacin SPICE. Utilizar los datos de tecnologa del Apndice de este tema y suponer el transistor de dimensiones mnimas (W=1.8u, L=1.2u).

Figura 5.9. Caracterstica VTC ideal [2]

5.7

El inversor

Prestaciones: la conducta dinmica El retardo de propagacin de una puerta (tp) indica cmo de rpido responde a un cambio en sus entradas. Expresa el retraso temporal que experimenta una seal cuando pasa a travs de la puerta, y se mide entre los puntos correspondientes al 50% de las transiciones de las seales de entrada y salida (figura 5.10). El hecho de elegir el 50% como punto representativo es consecuencia de suponer que el umbral de conmutacin de una puerta (VM) se sita tpicamente en el centro de la excursin lgica. Dado que una puerta puede presentar tiempos diferentes en las transiciones de subida y bajada, es necesario definir el valor del retardo en cada una de estas transiciones. As, tpHL denota el retardo de propagacin de la puerta para una transicin alta a baja (HL) de la salida de la puerta, mientras tpLH se refiere a la transicin contraria. El valor Figura 5.10. Definicin del retardo de propagacin y tp representar el retardo promedio de tiempos de subida y bajada [2] propagacin en ambas transiciones. El conocimiento del valor tp no es suficiente para caracterizar completamente las prestaciones del circuito. Caractersticas como el consumo de potencia, la conducta frente al ruido e, indirectamente, la velocidad de una puerta, son tambin fuertemente dependientes de la velocidad de trnsito de las seales entre ambos niveles lgicos. Esta velocidad puede cuantificarse por medio de los tiempos de subida y bajada (tr y tf , respectivamente), definidos entre el 10% y el 90% de los intervalos de transicin (ver figura 5.10). Cuando se comparan las prestaciones de puertas de tecnologas diferentes, a veces conviene no complicar innecesariamente el cuadro incluyendo elementos de influencia de segundo orden, como pueden ser por ejemplo el fan-in y el fan-out (el primero influye a travs de la complejidad que introduce en las puertas, y el segundo por la capacidad aadida en la salida). En estos casos, resulta til encontrar un marco uniforme de medida del retardo de propagacin de una puerta, de forma que las tecnologas puedan juzgarse en igualdad de condiciones. El circuito que constituye un estndar de facto para este tipo de medidas es el oscilador en anillo, que consiste en un nmero impar de inversores conectados en una cadena circular (figura 5.11), lo que impide al circuito tener un punto estable de operacin y hace que oscile. El periodo de oscilacin (T) queda determinado por el tiempo de propagacin de la seal a travs de la cadena completa, y su valor es T=2tpN , donde N es el nmero de inversores de la cadena. Esta ecuacin es vlida slo si 2Ntp >> tf +tr , de forma que si esta condicin no se verifica el circuito podra no oscilar, dado que una onda de seales propagndose a travs de la cadena podra solaparse con la siguiente y llegar a amortiguar la oscilacin. Por este motivo, un oscilador en anillo necesita al menos cinco etapas para ser operativo.
Ejemplo 5.2. Cuantificar el retardo de propagacin de una red RC de primer orden, en funcin del valor de los componentes resistivo y capacitivo.

5.8

PUERTAS LGICAS CMOS

Figura 5.11. Circuito oscilador en anillo para medida de los retardos de propagacin [2]

Potencia y consumo de energa El consumo de energa de una puerta determina cunto calor disipa el circuito y cunta energa se consume en cada operacin, lo que tiene gran influencia en decisiones crticas de diseo tales como: el encapsulado y los requisitos de refrigeracin, el tamao de las lneas de alimentacin, la potencia de la fuente de alimentacin y, sobre todo, el nmero de circuitos que pueden integrarse en un nico chip. Dependiendo del problema de diseo que se aborde, han de considerarse diferentes medidas de disipacin. Por ejemplo, la potencia de pico (Ppeak) es importante cuando se estudia el tamao de las lneas de alimentacin, mientras que la disipacin promedio (Pav) lo es cuando se consideran los requisitos de refrigeracin o potencia de la fuente. Estos dos parmetros pueden calcularse de acuerdo con las siguientes expresiones: Ppeak = i peakVsupply = max[ P(t )]
T Vsupply T (5.1) 1 Pav = P(t )dt = isupply (t )dt T0 T 0 donde isupply es la corriente extrada a la fuente de alimentacin en el intervalo [0,T] y ipeak es el mximo valor de isupply en ese intervalo. La disipacin puede descomponerse, adems, en sus componentes esttica y dinmica. La ltima ocurre slo durante los transitorios, cuando la puerta conmuta, y es debida tanto a la carga y descarga de los condensadores como a los caminos eventuales de corriente entre los extremos de alimentacin; en consecuencia, esta componente es proporcional a la frecuencia de conmutacin. La componente esttica, por contra, es debida a los caminos de corriente entre los extremos de alimentacin en ausencia de conmutaciones, as como a las corrientes de prdidas. La minimizacin de ambas componentes suele ser un objetivo prioritario en cualquier diseo.

Por ltimo, el retardo de propagacin y el consumo de potencia de una puerta estn relacionados, dado que aqul suele quedar determinado por la velocidad a la que una cierta cantidad de energa puede ser almacenada en los condensadores de puerta de los MOSFET; cuanto ms rpida sea esta transferencia de energa (lo que significa mayor consumo), ms rpida ser la puerta. Para una tecnologa dada, el producto de la potencia consumida y el retardo de propagacin es un valor aproximadamente constante, y se le denomina producto potencia-retardo (PDP - power-delay product). Este ndice supone una medida de la calidad (cifra de mrito) de los dispositivos de la tecnologa valorada.
5.9

El inversor

(a)

(b)

(c)

Figura 5.12. Inversor CMOS esttico y modelo de conmutacin [2]

2.2. El inversor CMOS esttico

La figura 5.12(a) muestra el diagrama de circuito de un inversor CMOS esttico, donde se ha representado explcitamente la capacidad parsita de carga. Su operacin se entiende fcilmente a partir del modelo simplificado que surge de considerar los dispositivos CMOS al nivel de conmutacin, es decir como una resistencia en serie con un interruptor ideal, en donde el cierre o apertura del interruptor depende de alcanzar o no una tensin en puerta superior a la tensin umbral. El modelo equivalente de conmutacin de la estructura CMOS ante cada entrada se muestra en las partes (b) y (c) de esta figura. Este inversor presenta una serie de interesantes propiedades: Los niveles de salida para 0 y 1 igualan a los extremos de alimentacin (VDD y GND), lo que produce unos mrgenes de ruido ptimos. Los niveles lgicos no dependen de los tamaos relativos de los dispositivos (lgica no proporcional - ratioless logic), de forma que los transistores pueden tener dimensiones mnimas (en la prctica, y por razones de simetra del comportamiento del inversor, la anchura de ambos dispositivos es diferente). En estado estacionario siempre existe un camino de baja resistencia entre la salida y VDD o GND. La impedancia de salida, por tanto, tendr un valor moderadamente bajo (menor de 10K), lo que hace a estos circuitos relativamente inmunes al ruido y a las perturbaciones. La impedancia de entrada es extremadamente alta, como consecuencia del xido bajo la puerta, lo que proporciona un fan-out esttico extraordinariamente alto (no se puede decir lo mismo del fan-out dinmico).

El layout fsico de un circuito determina las caractersticas globales de dicho circuito, dado que condiciona, para una tecnologa dada, las transconductancias de los transistores, las capacidades y resistencias parsitas y el rea de silicio empleada para una determinada funcin. En la figura 5.13 se muestra un ejemplo de layout de un inversor CMOS esttico construido con transistores de geometras mnimas. Como veremos ms adelante, esta similaridad geomtrica entre dispositivos no es compatible con la necesaria simetra de las caractersticas estticas y dinmicas del inversor CMOS, dada la diferente movilidad de huecos y electrones en los respectivos canales (lo que se traduce en una transconductancia diferente segn el tipo de canal). Para igualar los factores de ganancia en ambos dispositivos,
5.10

PUERTAS LGICAS CMOS

Figura 5.13. Layout de un inversor CMOS esttico con transistores de geometras mnimas [1]

el dispositivo PMOS suele hacerse ms ancho que el NMOS en una cierta proporcin, lo que a su vez ecualiza sus caractersticas tensin-corriente. Conducta esttica (modelo analtico) La forma de la curva VTC del inversor CMOS esttico puede deducirse grficamente de las caractersticas tensin-corriente individuales de los transistores, realizando la transformacin a las coordenadas adecuadas. Las relaciones entre tensiones y corrientes que definen el comportamiento conjunto de ambos transistores son: I DSn = I DSp
VGSn = Vin ; VGSp = Vin VDD VDSn = Vout ; VDSp = Vout VDD

(5.2)

Las curvas caractersticas de salida de ambos transistores (en los sistemas de coordenadas apropiados) estn dibujadas en la figura 5.14(a). A partir de estas curvas, la resolucin grfica de la tensin de salida del circuito ante cada tensin de entrada proporciona la curva VTC para este inversor, representada en la parte (b) de la figura 5.14. Esta curva exhibe una zona de transicin muy estrecha, con una muy alta ganancia incremental en la regin de transicin, cuando ambos transistores estn conduciendo simultneamente. El valor de esta ganancia queda determinado por las transconductancias y las resistencias de canal de ambos transistores. De esta curva resulta obvio que, adems de como inversor, una estructura de este
5.11

El inversor

Figura 5.14. Curvas de carga de un inversor CMOS esttico, y curva VTC resultante [2]

tipo puede ser utilizada como amplificador analgico de muy alta ganancia, si se polariza en la regin de transicin (es el caso, por ejemplo, de las estructuras de oscilador de cristal, que utilizan inversores polarizados en zona lineal como amplificadores de ganancia negativa). Esta observacin puede servirnos para poner de manifiesto una de las diferencias ms importantes entre el diseo analgico y el digital: mientras el diseador analgico polarizar el transistor en la mitad de la regin de transicin para obtener un mximo de linealidad, el diseador digital har operar el circuito en las regiones de extrema no linealidad, consiguiendo una separacin ntida entre las seales representativas de ambos valores lgicos. De la forma de la curva VTC del inversor CMOS quedan claros los valores de VOH y VOL (VDD y GND, respectivamente). Quedan por determinar los valores precisos de VIH , VIL y VM . Para obtener analticamente el valor de VIH es necesario, en primer lugar, igualar las expresiones de las corrientes que circulan por los canales de ambos dispositivos en ese punto concreto, en el que el NMOS se encuentra conduciendo en regin lineal y el PMOS se encuentra en saturacin. La segunda ecuacin para el clculo de las coordenadas de este punto se obtiene aplicando la condicin de que el mdulo de la derivada de la curva en ese punto ha de ser la unidad. Por tanto, si utilizamos el modelo ms sencillo de comportamiento del MOSFET (modelo analtico), la ecuacin que resulta de igualar las corrientes por ambos transistores, el de canal n en regin activa y el de canal p en estrangulamiento, es: kp 2 V2 k n (VIH VTn ) Vout out = VIH VDD VTp 1 + (Vout VDD ) (5.3) 2 2 mientras que la ecuacin que aplica la condicin de la derivada es: dVout = 1 (5.4) dVin V =V

)[

in

IH

Para obtener la ecuacin que surge de esta condicin, derivamos ambos miembros de la expresin (5.3) respecto a Vin . Dado que la resolucin analtica de estas ecuaciones no es sencilla (se plantean ecuaciones de tercer grado), suele recurrirse a simplificaciones para facilitar una estimacin aproximada de estos valores. Una forma comn de simplificar la resolucin es despreciar el efecto de modulacin de longitud de canal, en cuyo caso la ecuacin que surge de la condicin de la derivada es: dV dV k n (Vin VTn ) out + Vout Vout out = k p Vin VDD VTp (5.5) dVin dVin

5.12

PUERTAS LGICAS CMOS

Sustituyendo Vin por VIH y dndole el valor unitario a la derivada, esta ecuacin se reduce a:

k n ( VIH + VTn + 2Vout ) = k p VIH VDD VTp

(5.6)

con lo que la tensin VIH se expresar en funcin de Vout de la siguiente manera: VDD + VTp + k R (VTn + 2Vout ) k VIH = kR = n con kp 1+ kR

(5.7)

La obtencin de VIL sigue pautas absolutamente similares. La ecuacin que se plantea ahora al igualar las corrientes corresponde a una situacin en la que el transistor de canal n se encuentra ahora en estrangulamiento, mientras que el transistor de canal p opera en regin activa: 2 Vout VDD ) ( kn 2 (5.8) (V V ) (1 + Vout ) = k p VIL VDD VTp (Vout VDD ) 2 IL Tn 2 La condicin sobre la derivada es igual que en el caso anterior, y la simplificacin de clculo es la misma. La expresin de VIL en funcin de Vout queda ahora: 2Vout + VTp VDD + k RVTn VIL = (5.9) 1+ kR

La obtencin del valor del umbral de transicin de un inversor (VM) se realiza teniendo en cuenta que se define como el punto de la curva VTC en el que Vin = Vout . En este punto ambos transistores se encuentran saturados, y la expresin de VM puede obtenerse igualando las corrientes a travs de ambos transistores: 2 kp kn 2 V M VTn ) = VDD V M VTp (5.10) ( 2 2 en donde ya hemos despreciado el efecto de modulacin de longitud de canal para simplificar el clculo. De esta ecuacin se puede despejar el valor de VM , resultando: 1 V + V + VTn k R DD Tp VM = (5.11) 1 1+ kR Esta expresin indica que VM slo se situar en la mitad de la excursin lgica si kn = -kp (suponiendo que las tensiones umbrales de ambos transistores son comparables, lo que suele ser cierto). Para conseguir esto es necesario hacer el transistor PMOS aproximadamente tres veces ms ancho que el NMOS, dada la diferencia de valores de transconductancia por la diferente movilidad de portadores.

Si el umbral de transicin del inversor CMOS se sita en el centro de la excursin lgica, los mrgenes de ruido en nivel alto y bajo son iguales, como es deseable. La figura 5.15 representa el valor de la tensin VM en funcin de la relacin |kp/kn| (se ha tomado VDD = 5 V y VTn = |VTp| = 0.8 V). Un anlisis de esta curva permite hacer un par de observaciones:

Figura 5.15. Tensin VM del inversor CMOS en funcin de la ratio |kp /kn| [2]

5.13

El inversor

VM es relativamente independiente de las variaciones de esta relacin alrededor del punto central. Esto significa que pequeas variaciones en esta relacin (0.7 a 1.5) no perturba demasiado la caracterstica de transferencia. Por esta razn, es una prctica aceptada hacer la anchura de los PMOS slo dos veces la de los NMOS, permitiendo ahorrar un rea valiosa. Efectos de segundo orden como la modulacin de la longitud de canal o la saturacin de la velocidad hacen todava ms razonable esta decisin. El efecto de cambiar la relacin |kp/kn| es el de desplazar lateralmente la regin de transicin de la curva VTC. Esta propiedad puede resultar muy til cuando interesa disear curvas VTC asimtricas, en situaciones de predominancia de ruido en uno de los dos valores lgicos.

Ejemplo 5.3. Determinar los puntos de inters de la curva VTC de un inversor CMOS con transistores en tecnologa de 1.2 m (consultar el Apndice de este tema), alimentado con una VDD de 5 V, y con unas relaciones geomtricas (W/L)n = 1.8/1.2, (W/L)p = 5.4/1.2 .

Curva VTC en el modelo de saturacin de velocidad Dado que en los dispositivos profundamente submicrnicos el modelo analtico del MOSFET se aparta en gran medida de la conducta esttica real de estos dispositivos, conviene recalcular los puntos de inters de la curva VTC del inversor CMOS cuando se introducen los efectos de segundo orden que se manifiestan en estos dispositivos, en particular el de saturacin en la velocidad de los portadores. Comenzando por VM, calcularemos este valor para el caso en el que la tensin de alimentacin sea suficientemente alta como para que los dispositivos puedan considerarse saturados en velocidad (VDSAT < VM VT). Asimismo, de nuevo ignoraremos los efectos de modulacin de longitud de canal para simplificar los clculos. La ecuacin que se plantea de igualar las corrientes de dos transistores saturados en velocidad es (ver tema 4): V V (5.12) satnCoxWn VM VTn DSATn + satp CoxW p =0 VM VDD VTp DSATp 2 2 Resolviendo para VM obtenemos: VDSATp V VDD + VTp + VTn + DSATn + r 2 2 W donde (5.13) r = satp p VM = satnWn 1+ r suponiendo idntico grosor de xido para ambos transistores. Para valores grandes de VDD (comparado con las tensiones umbrales y de saturacin), esta ecuacin puede simplificarse de la siguiente manera: r V DD VM (5.14) 1+ r Esta ecuacin establece que el umbral de conmutacin depende de la relacin r, que compara las fuerzas relativas de driving de corriente de ambos transistores. Para hacer mayor VM , se requiere que r sea mayor, y para ello el transistor PMOS debe hacerse ms ancho. Al contrario si queremos disminuir el valor de VM . En relacin con el clculo de los valores de VIH y VIL , aunque en rigor se definen como los puntos de la curva VTC donde la pendiente es -1, la dificultad de su clculo a partir de las ecuaciones de corriente y sus derivadas (sobre todo en modelos donde estas relaciones se hacen complicadas) a veces nos lleva a buscar simplificaciones en la forma de deducirlos, dado que en realidad se trata nicamente de parmetros instrumentales para obtener los mrgenes de ruido. Siguiendo esta idea, ahora vamos a situarlos en la curva por un
5.14

PUERTAS LGICAS CMOS

procedimiento alternativo, introduciendo una aproximacin lineal a tramos para la curva VTC, tal como se ilustra en la figura 5.16. La regin de transicin se aproxima mediante una recta cuya pendiente (g) corresponde a la ganancia en el umbral de transicin. De esta manera, los puntos VIH y VIL corresponden a los puntos de cruce de esta recta con las rectas horizontales correspondientes a VOH y VOL. Esta aproximacin proporciona las siguientes expresiones para la anchura de la regin de transicin y los mrgenes de ruido: (V VOL ) = VDD VIH VIL = OH (5.15) g g NM H = VDD VIH NM L = VIL (5.16)

Figura 5.16. Curva VTC de un inversor CMOS aproximada por tramos lineales [2]

En esta aproximacin los puntos VIH y VIL se pueden expresar de forma muy sencilla en trminos de VM y g: V V VM VIH = VM M VIL = VM + DD g g

(5.17)

Para darle valor a estos puntos, es necesario determinar la ganancia en el umbral de transicin (VM), teniendo en cuenta que en dicho punto ambos transistores estn saturados. Adems, dado que esta ganancia presenta una fuerte dependencia de la pendiente de las curvas tensin-corriente en la regin de saturacin, el efecto de modulacin de longitud de canal no puede ignorarse para realizar este anlisis; lo contrario supondra obtener para la ganancia un valor infinito. La ganancia la obtendremos diferenciando la ecuacin que iguala las corrientes de ambos dispositivos en saturacin: V k nVDSATn Vin VTn DSATn (1 + nVout ) + 2 (5.18) VDSATp + k pVDSATp Vin VDD VTp 2 (1 + p (Vout VDD )) = 0

En esta ecuacin hemos sustituido el factor satCoxW, que figura en la expresin de la corriente de un transistor saturado en velocidad, por su valor equivalente kVDSAT, teniendo en cuenta que el valor de la tensin VDSAT es, muy aproximadamente, Lsat/s (ver expresin (4.63) del tema 4). Derivando respecto a Vin y resolviendo, obtenemos: k nVDSATn (1 + nVout ) + k pVDSATp (1 + pVout pVDD ) dVout = (5.19) dVin n knVDSATn (Vin VTn VDSATn / 2) + p k pVDSATp (Vin VDD VTp VDSATp / 2) Ignorando la modulacin de longitud de canal y haciendo Vin = VM , obtenemos la expresin de la ganancia: k n VDSATn + k p VDSATp 1 1+ r (5.20) g = (VM VTn VDSATn / 2)(n p ) I Dn (VM ) n p siendo IDn(VM) la corriente que fluye por el inversor (corriente de drenador a fuente del transistor de canal n) cuando Vin = VM . De esta expresin vemos que la ganancia en la zona central de la VTC queda casi exclusivamente determinada por los parmetros de tecnologa, especialmente los factores de modulacin de longitud de canal.

5.15

El inversor

Robustez del inversor CMOS

En este punto conviene hacer algn comentario respecto a la influencia de las variaciones de los dispositivos como consecuencia del proceso de fabricacin en la conducta esttica del inversor. Como hemos comentado con anterioridad, esta conducta es, por fortuna, bastante insensible a estas variaciones. As, en la figura 5.16 se ha ilustrado grficamente cmo la variacin en las dimensiones relativas de los dispositivos, por ejemplo, slo tienen un impacto menor en las caractersticas estticas. Para confirmar la robustez de este inversor frente a las variaciones en otros parmetros tecnolgicos, se ha simulado la caracterstica de transferencia esttica reemplazando los dispositivos nominales por sus versiones de mejor y peor caso. Las curvas corner (casos extremos) de comportamiento esttico del inversor se dibujan en la figura 5.17, y se puede apreciar que se mantiene intacta la funcionalidad del inversor, variando slo ligeramente el umbral de conmutacin.

Figura 5.17. Curvas VTC de un inversor CMOS combinando dispositivos de peor y mejor caso [2]

En relacin con el escalado de tensin, cabe preguntarse si la operacin del inversor CMOS resiste este escalado, y cules son los lmites del mismo. Una primera conclusin de los clculos efectuados con anterioridad es que la ganancia del inversor en la regin de transicin se incrementa con la disminucin de la tensin de alimentacin (VM es aproximadamente proporcional a VDD , y g depende inversamente con VM). El dibujo de las curvas VTC para tensiones de alimentacin cada vez menores (parte izquierda de la figura 5.18) no slo confirma nuestra suposicin, sino que incluso muestra que el inversor sigue funcionando bien para tensiones de alimentacin cercanas a las tensiones umbrales de los transistores que lo componen. As, a una tensin de 0.5 V (slo 100mV superior a estas tensiones umbrales), la regin de transicin mide slo un 10% de la tensin de alimentacin

Figura 5.18. Curvas VTC de un inversor CMOS para tensiones de alimentacin cada vez menores (transistores en tecnologa de 0.25) [2] 5.16

PUERTAS LGICAS CMOS

(para una mxima ganancia de 35), mientras que esta anchura supone un 17% cuando esta tensin es de 2.5 V. Entonces, si la reduccin de la tensin de alimentacin es tan beneficiosa para estas caractersticas, por qu no operar los circuitos digitales a tensiones mnimas de alimentacin?. Hay al menos tres razones para no hacerlo: La reduccin indiscriminada de la tensin de alimentacin tiene un impacto positivo en el consumo, pero otro muy negativo en el retardo de propagacin. Las caractersticas estticas se hacen cada vez ms sensibles a las variaciones en los parmetros del dispositivo (p.e. la tensin umbral). El escalado de la alimentacin supone reducir la excursin lgica, lo que hace al diseo ms sensible al ruido externo.

Para proporcionar ciertas pistas que nos permitan conocer algo ms acerca de los lmites potenciales del escalado de tensin, se han dibujado en la parte derecha de la figura 5.18 la VTC del inversor para tensiones de alimentacin de 200 a 50 mV, manteniendo las tensiones umbrales de los transistores. Sorprendentemente sigue obtenindose una conducta de inversor, aun cuando la tensin de alimentacin no sea suficiente para hacer conducir a los transistores. La explicacin hay que buscarla en las corrientes subumbrales, suficientes para conmutar la puerta entre ambos niveles, y para proporcionar una ganancia suficiente para que las curvas VTC sean aceptables. Los bajos valores de corrientes de conmutacin hacen, no obstante, que el circuito sea muy lento. En torno a 100 mV se observa un deterioro significativo de las caractersticas; VOH y VOL ya no coinciden con los extremos de alimentacin, y la ganancia en la regin de transicin se aproxima a 1. Para conseguir una ganancia suficiente como para que el circuito pueda utilizarse en una celda digital es necesario que la tensin de alimentacin sea al menos el doble de kT/q (unos 50 mV); en torno a este voltaje el ruido trmico puede producir una operacin incorrecta. Esta condicin podemos expresarla como: kT (5.21) VDD min > 2...4 q Esta expresin supone un lmite real en el escalado de la tensin de alimentacin, y sugiere que el nico camino para hacer que los inversores CMOS operen por debajo de 100 mV es mediante la reduccin de la temperatura ambiente.
Conducta dinmica

El retardo de propagacin de un inversor CMOS queda determinado por el tiempo que se necesita para cargar y descargar el condensador equivalente de la salida (CL) a travs de los transistores PMOS y NMOS. Este hecho conduce a la necesidad de conseguir valores de CL lo ms pequeos posible para la realizacin de circuitos CMOS de altas prestaciones. Es conveniente, antes de nada, estudiar en detalle la capacidad equivalente que se encontrar un inversor que tenga conectado a otro inversor como carga. Cmputo de capacidades Para hacer el anlisis tratable, el modelo de retardo de propagacin que utilizaremos para el inversor CMOS esttico asume que todas las capacidades se totalizan (concentran) en un condensador nico de valor CL , situado entre el nodo de salida y GND. Esto supone una considerable simplificacin de la situacin real, incluso en el caso de un simple inversor. A continuacin, presentaremos un procedimiento simplificado para estimar el valor de esta capacidad equivalente.

5.17

El inversor

La figura 5.19 muestra la cascada de dos inversores conectados, haciendo explcitas todas las capacidades (y slo aqullas) que influyen en la respuesta transitoria del nodo de salida (Vout). Por simplicidad no hemos puesto de manifiesto la resistencia parsita asociada a la conexin entre ambas puertas, dado que su valor ser en todo caso muy inferior al de las resistencias de canal de los dispositivos a travs de los Figura 5.19. Capacidades parsitas a la salida de un cuales se realiza la carga y descarga inversor CMOS [2] de las capacidades, y por tanto su influencia en el clculo del retardo podremos despreciarla. La entrada Vin supondremos que recibe la seal de una fuente ideal de tensin, con tiempos de subida y bajada nulos. Podemos distinguir las siguientes componentes de capacidad para CL :
Cgd12 . Dado que tanto M1 como M2 se encuentran en corte o saturacin desde que comienza el transitorio hasta que se alcanza el 50% de la excursin lgica1, es razonable suponer que las nicas contribuciones de esta doble capacidad puerta-drenador se deban a los trminos de solape (ver tema 4). En el modelo de condensador concentrado en el nodo de salida, esta componente se reemplaza por un condensador a tierra de valor doble debido al efecto Miller, que pone de manifiesto que el cambio de tensin efectiva entre los terminales de este condensador en una transicin es en realidad el doble del cambio en la tensin de la salida, al variar ambas tensiones en sentidos opuestos. Este efecto se ilustra en la figura 5.20. Cdb1 y Cdb2 . Son las capacidades de unin entre los drenadores y el sustrato, y sabemos que son capacidades no lineales, fuertemente dependientes de la tensin aplicada. La mejor aproximacin para simplificar el clculo de estas componentes es utilizar el factor de equivalencia de tensin (ver tema 4), de forma que estas capacidades de unin se reducirn a condensadores lineales equivalentes cuyo tratamiento es mucho ms sencillo. Por fortuna, esta simplificacin no afecta significativamente a los valores de retardo lgico que se obtienen.

Figura 5.20. El efecto Miller en un condensador sometido excursiones de tensin de igual amplitud y opuestas entre sus extremos [2]

La afirmacin de que uno de los transistores se encuentra en saturacin a lo largo de todo este intervalo es slo una aproximacin, tal como veremos ms adelante. 5.18

PUERTAS LGICAS CMOS

Cw . Es la capacidad debida a los hilos de conexin. Si los inversores estn prximos y la tecnologa lo permite puede despreciarse su valor en los clculos. En general no es este el caso, y a las conexiones dedicaremos un apartado ms adelante en este tema. Cg3 y Cg4 . Son las capacidades totales de puerta de los transistores del inversor de carga, cuyo valor podemos estimar para cada uno de ellos segn la expresin Cg = CoxWL. Esta expresin simplifica la situacin real en dos aspectos. En primer lugar, supone que todos los componentes de las capacidades de puerta de ambos transistores estn conectados entre el nodo de salida y tierra e ignora el efecto Miller de las capacidades puertadrenador; esto ltimo no produce un gran error, dado que podemos suponer que la puerta de carga no conmuta antes de que se alcance el 50%. En segundo lugar, suponemos que la capacidad de xido es constante en el intervalo de inters, lo que no es cierto al depender de la regin de operacin; no obstante, durante la primera mitad del transitorio se puede suponer que uno de los dispositivos est siempre en regin lineal, mientras el otro pasa de corte a saturacin, lo que significa que el ignorar la variacin de la capacidad resulta en una estimacin pesimista de alrededor del 10%. De nuevo esta aproximacin introduce slo errores menores.

Cuando slo hay un inversor conectado a la salida, si se calculan estas capacidades se llega a la conclusin de que aproximadamente la mitad de la capacidad de carga equivalente de la salida es debida al propio inversor (capacidades de unin y solape), mientras la otra mitad es atribuible a la puerta conectada a la salida (capacidades de puerta). Este ltimo factor, denominado capacidad extrnseca, domina las prestaciones del inversor para altos fanouts.
Ejemplo 5.4. Calcular las capacidades de un inversor CMOS de dimensiones mnimas en una tecnologa de 1.2 m, alimentado con una VDD de 2.5 V, y cuyo layout se ilustra en la figura 5.21.

Figura 5.21. Layout de dos inversores de geometra mnima en cascada [2]

5.19

El inversor

Retardo de propagacin: anlisis de primer orden El retardo de propagacin puede calcularse integrando la corriente de carga (o descarga) del condensador que concentra en el nodo de salida todas las capacidades anteriormente calculadas (CL). La expresin de este retardo es: V2 dv (5.22) t p = CL i (v ) V1 donde v representa la tensin en cada instante a travs del condensador, y V1 y V2 representan las tensiones inicial y final de medida del retardo. Un clculo exacto de esta expresin es algo complejo, dado que la corriente es una funcin no lineal de la tensin. Sin embargo, puede obtenerse una aproximacin razonable para el retardo de propagacin si se reemplaza la corriente de carga (variable con la tensin) por una corriente fija, Iav , obtenida como el promedio de las corrientes en los puntos extremos de la transicin de tensin. Con esta simplificacin la expresin anterior se transforma en: CL (V2 V1 ) tp (5.23) I av Dado que el retardo de propagacin se define como el tiempo para llevar la salida al 50% de la excursin lgica total, en la transicin LH los valores extremos de tensin sern: V1 = VOL y V2 = (VOH +VOL)/2; en la transicin contraria V1 = VOH y V2 coincidir con el valor del caso anterior. Como resultado, la expresin para ambos retardos de propagacin (tpLH y tpHL) ser idntica:
t p = CL

(V

OH

VOL ) / 2 I av

(5.24)

Consideremos primero el retardo de propagacin tpLH . Supondremos que la seal de entrada conmuta de forma abrupta de VDD a 0, con lo que el NMOS se pone en corte inmediatamente y es el PMOS el que conduce la corriente para cargar el condensador. Aplicando el modelo ms Figura 5.22. Corriente a travs del transistor de sencillo de comportamiento tensincanal p en una conmutacin de baja a alta [1] corriente del MOSFET (modelo analtico), el transistor PMOS permanecer en estrangulamiento mientras Vout < |VTp|, y en regin triodo el resto del rango de salida. La grfica de la corriente por el canal del transistor PMOS en este transitorio se ilustra de forma aproximada en la figura 5.22. Cuando la salida alcanza el punto medio de la excursin lgica, el transistor habr alcanzado ya la regin triodo (salvo que |VTp| tenga un valor exagerado), de forma que: VOH VOL = VDD

I D (Vout = 0) =

kp

(V 2

DD VTp

) (1 + ( V ))
2 p DD

(5.25)

2 V VDD VDD I D Vout = DD = k p VDD VTp 2 2 8 Los valores que se obtienen de estas expresiones se promedian para obtener Iav :

5.20

PUERTAS LGICAS CMOS

V I (Vout = 0) + I Vout = DD 2 I av = 2

(5.26)

Se puede obtener una expresin ms simple si suponemos que el PMOS permanece en saturacin en todo el rango de tensiones de salida entre 0 y VDD /2, dado que en esta regin de operacin se comporta muy aproximadamente como una fuente de corriente (esta suposicin nos ha servido anteriormente tambin para simplificar el clculo de la componente de CL debida a la capacidad puerta-drenador del primer inversor). Esta aproximacin introduce slo errores menores, de entre un 5% y un 8% segn el valor de VDD. La corriente promedio de carga, en estas condiciones, es sencillamente la corriente de saturacin: kp 2 I av VDD VTp (5.27) 2 donde hemos introducido la simplificacin adicional de despreciar el efecto de modulacin de longitud de canal. Introduciendo este valor en la expresin (5.24), el resultado para el retardo de propagacin es: CLVDD (5.28) t pLH = 2 k p VDD VTp

Cuando VDD >> |VTp| (lo que es una aproximacin razonable para alimentaciones de 5 V, e incluso de 3.3 V), podemos simplificar an ms la expresin del retardo, que puede resultarnos muy til para clculos en primera aproximacin: CL t pLH (5.29) k p VDD Dada la simetra del problema, para el retardo tpHL obtendremos una expresin idntica. Con todo esto, el retardo de propagacin promedio en ambas transiciones valdr: CL 1 1 1 t p = t pLH + t pHL = + (5.30) 2 2VDD k p kn

La mayora de las veces es deseable disear los inversores con retardos idnticos en una y otra transicin. Esta condicin puede conseguirse haciendo kp y kn aproximadamente iguales en valor, lo que da lugar tambin a una curva VTC simtrica. Como se ha comentado con anterioridad, la igualacin de estos factores de ganancia significa hacer al dispositivo PMOS aproximadamente tres veces ms ancho que el NMOS, lo que incide negativamente en la capacidad de carga (CL) por el efecto de incremento de las capacidades de difusin, solape y puerta de los dispositivos PMOS. Si la simetra de comportamiento entre ambos dispositivos no es un objetivo primario, es posible hacer ms rpido el inversor por medio de la reduccin de la anchura del PMOS, lo que incrementa algo el valor de tpLH (la resistencia del PMOS se ve incrementada), pero por el contrario disminuye significativamente tpHL. Existe un valor de compromiso para la relacin geomtrica entre el dispositivo PMOS y NMOS que optimiza el retardo promedio de propagacin del inversor, y que puede demostrarse que vale (n / p)1/2, siendo n y p las movilidades de electrones y huecos en cada uno de los dos tipos de dispositivos. Resistencia equivalente de canal Una forma alternativa de calcular el retardo de propagacin, muy til en las simulaciones al nivel de conmutacin, es recurrir a la modelizacin de los canales de los transistores (a
5.21

El inversor

travs de los que se realiza la carga y descarga del condensador CL) como resistencias equivalentes. Aunque no pueda decirse ni mucho menos que el canal del transistor se comporte como una resistencia, el modelo resistivo da suficiente precisin para una primera estimacin del retardo. De esta manera, las caractersticas dinmicas del inversor, y en particular su retardo de propagacin, se podrn calcular mediante un sencillo circuito RC. En tal caso, el retardo de propagacin se podr evaluar a partir del comportamiento exponencial de la tensin de salida que, para el transitorio de descarga, viene dado por la expresin: Vout (t ) = VDD e t /( Rn + RL ) CL (5.31) donde Rn representa la resistencia equivalente de canal y RL la resistencia equivalente de las interconexiones, que podremos despreciar en primera aproximacin. El principal problema para establecer un valor de resistencia equivalente de canal en toda una transicin es el carcter no lineal de esta resistencia y su dependencia con el tiempo y el punto de operacin del transistor. En la bsqueda de un valor promedio representativo de todo el transitorio, una aproximacin razonable es tomar como dicho valor representativo el promedio de los valores de resistencia sobre la regin de inters o, an ms simple, el promedio de los valores de resistencia en los puntos extremos de la transicin. Esta aproximacin funciona bien si la resistencia no experimenta fuertes no linealidades sobre el rango de promediado. Esto podemos expresarlo: t t 1 2 1 2 VDS (t ) 1 ( ) Req = promediot =t1 ...t2 (Ron (t )) = R t dt = dt (Ron (t1 ) + Ron (t 2 )) on t 2 t1 t1 t 2 t1 t1 I D (t ) 2 (5.32) Teniendo en cuenta esta aproximacin, concretaremos el clculo de la resistencia equivalente de canal para determinar el retardo de propagacin de una puerta lgica. Vamos a partir en este caso del modelo de transistor saturado en velocidad para el clculo de la resistencia equivalente de canal, dado que proporcionar valores ms ajustados que el modelo analtico para las tecnologas profundamente submicrnicas actuales. Supondremos el proceso de descarga del condensador equivalente del nodo de salida de una puerta a travs del canal de un NMOS, segn el esquema dibujado en la parte izquierda de la figura 5.23. Teniendo en cuenta la definicin del retardo de propagacin, de nuevo nos interesaremos por la descarga entre el valor inicial de tensin VDD y el punto medio de la excursin lgica (VDD/2). Suponiendo que la tensin de alimentacin es sustancialmente mayor que la tensin de saturacin de la velocidad (VDSAT), es fcil establecer que el transistor permanece saturado en velocidad a lo largo de toda la transicin, con lo que el valor de la resistencia promedio que se obtiene de integrar la resistencia a lo largo del transitorio es:

Figura 5.23. Puntos de clculo de la resistencia equivalente de canal a partir de la curva caracterstica de un NMOS [2]

5.22

PUERTAS LGICAS CMOS

Req =

1 VDD / 2 con

VDD / 2

VDD

V 3 VDD 7 dV 1 nVDD I DSATn (1 + nV ) 4 I DSATn 9

(5.33)

2 VDSATn ' W ( ) I DSATn = k n V V V DD T DSATn 2 L n

Podemos comprobar que se obtiene un valor similar simplemente promediando la resistencia en los extremos del intervalo, y simplificando el resultado mediante una expansin en serie de potencias de Taylor: 3 VDD 5 VDD VDD / 2 1 (5.34) Req = + 1 nVDD 2 I DSATn (1 + nVDD ) I DSATn (1 + nVDD / 2 ) 4 I DSATn 6 De estos resultados pueden extraerse tres conclusiones: La resistencia es inversamente proporcional a la ratio geomtrica (W/L). Para VDD >> VT + VDSAT /2, la resistencia se hace virtualmente independiente de la tensin de alimentacin, lo que puede apreciarse en la figura 5.24, que representa la dependencia de la resistencia equivalente con la tensin de alimentacin. Cuando la tensin de alimentacin se aproxima a VT la resistencia se incrementa de forma importante.

Calculada la resistencia equivalente, y conocido el valor de la capacidad equivalente de salida de un inversor, la determinacin del retardo de propagacin sigue un modelo Figura 5.24. Dependencia de la resistencia sencillo RC, en donde la respuesta a un escaln equivalente de canal con la tensin de sigue un comportamiento exponencial. El alimentacin [2] tiempo en alcanzarse el punto medio entre los extremos (50% de la excursin lgica) viene dado por la expresin: (5.35) t pHL = ln(2 ) Reqn C L = 0.69 Reqn C L De esta expresin se hace obvio que si representamos el retardo de propagacin del inversor en funcin de la tensin de alimentacin, el grfico resultante ser formalmente idntico al que representa la dependencia de la resistencia equivalente de canal frente a la tensin de alimentacin.

Podemos hacer explcita la dependencia del retardo expresada en (5.35) respecto a los parmetros de la tecnologa. Para ello sustituimos el valor de Req obtenido en (5.33) dentro de esta expresin del retardo, ignorando el efecto de modulacin de longitud de canal: 3 CLVDD CLVDD t pHL = 0.69 = 0.52 (5.36) ' (W / L )n knVDSATn (VDD VTn VDSATn / 2) 4 I DSATn
En la mayora de los diseos la tensin de alimentacin se elige lo suficientemente alta como para que VDD >> VTn + VDSATn / 2 , con lo cual el retardo se hace independiente de la tensin de alimentacin y su valor es: CL t pHL = 0.52 (5.37) (W / L )n kn' VDSATn
5.23

El inversor

sta es slo una aproximacin de primer orden, y el incremento en VDD proporciona en realidad una mejora en las prestaciones debida al factor de modulacin de longitud de canal, lo que queda confirmado por la grfica mostrada en la figura 5.25, que dibuja el retardo de propagacin del inversor en funcin de la tensin de alimentacin. Como caba esperar, esta curva es virtualmente idntica a la que en la figura 5.24 representa la resistencia equivalente de canal frente a VDD. Los cuadrados indican los valores de retardo evaluados segn la ecuacin (5.36), en la que se han considerado transistores saturados en velocidad; de ah la desviacin a valores bajos de la tensin de alimentacin, en los que no se da este fenmeno.

Figura 5.25. Retardo de propagacin de un inversor CMOS en funcin de VDD [2]

La tabla 5.I muestra los valores de resistencia para transistores de geometra mnima en la tecnologa de 0.5 m, para dos tensiones (5 y 3.3 V), donde destaca la diferencia de valores entre ambos tipos de canal. Si nos preguntamos por la precisin de la aproximacin RC, la figura 5.26 puede suponer una respuesta. En ella se compara la respuesta temporal del modelo resistivo con una simulacin SPICE en un transitorio de alta a baja, y se puede concluir que la aproximacin resulta bastante optimista respecto al caso real.

Tabla 5.I. Valores de resistencia efectiva de canal para una tecnologa de 0.5 m [1]

Como consecuencia de todas las consideraciones previas, se vislumbran al menos tres lneas de actuacin para minimizar el retardo de propagacin de un inversor CMOS esttico: Reduccin de CL. En esta lnea es conveniente recordar que existen tres factores que contribuyen a la capacidad de carga: la capacidad de unin de las difusiones del propio inversor, la capacidad de las interconexiones y el fan-out. Mediante un diseo cuidadoso del layout pueden reducirse los dos primeros trminos. Incremento de kp y kn por medio de un incremento de la ratio W/L de los transistores. Con esto hay que tener cierto cuidado, dado que el incremento del tamao de los transistores tambin incrementa las capacidades de unin y la de puerta, y esta ltima influir negativamente en el fan-out de la puerta a cuya salida se conecte. Incremento de VDD. No es un factor sobre el que el diseador usualmente tenga demasiado control, al depender implcitamente de la tecnologa. Ms an, la tendencia en las tecnologas Figura 5.26. Comparacin del retardo exacto con el aproximado por la resistencia equivalente [1] submicrnicas actuales es hacia la
5.24

PUERTAS LGICAS CMOS

disminucin de esta tensin, por razones de consumo y de fiabilidad que analizaremos ms adelante. Indicar por ltimo que, aunque los clculos previos ofrecen una buena aproximacin de la conducta dinmica de un inversor CMOS, existen una serie de factores adicionales que en rigor habramos de haber tenido en cuenta, y que tendrn un efecto adverso sobre las prestaciones. Entre estos factores estn los tiempos de subida y bajada de la seal de entrada y las resistencias de las regiones de fuente y drenador, que aparecen en serie con la resistencia equivalente del canal.
Ejemplo 5.5. Calcular los retardos de propagacin de un inversor CMOS de dimensiones mnimas en una tecnologa de 1.2 m, alimentado con una VDD de 5 V, y conectado a otro inversor de las mismas caractersticas, tal como aparece en el layout de la figura 5.21.

Driving de cargas grandes Como ya se ha indicado en apartados previos, los retardos de las puertas CMOS aumentan con el tamao de las cargas capacitivas que tengan conectadas. Hay situaciones en las que estas cargas pueden ser mucho mayores que la representada por una puerta tpica. Estas situaciones son: Conexiones fuera del chip Conexiones a buses compartidos Seales de reloj o de control a mltiples puntos La solucin a este problema pasa por incrementar la disponibilidad de corriente a la salida de la puerta, diseando transistores mucho mayores. El problema que se plantea a continuacin es que estos transistores trasladan los inconvenientes de la alta capacidad de carga a la etapa previa, afectando negativamente al retardo de sta. Se puede minimizar el retardo en estas situaciones utilizando una cascada de etapas con transistores de tamaos progresivamente mayores. Esta cadena de inversores est representada en la figura 5.27, donde cada inversor representado puede producir veces ms corriente que la etapa previa (cada inversor tiene transistores con canales veces ms anchos). Se puede optimizar este factor para mnimo retardo en funcin del cociente entre la capacidad final (Cbig) y la de una puerta de tamao mnimo, optimizando consecuentemente el nmero de etapas. Se demuestra que el ptimo coincide con el nmero e. En otras palabras, la cadena de driving con el menor retardo para una determinada carga final de salida ser la que presente una relacin exponencial en los tamaos de los transistores de las etapas sucesivas, con cada etapa proporcionando e veces ms corriente que la anterior.

Figura 5.27. Inversores en cascada para el driving de grandes cargas [1]

5.25

El inversor

Consumo de potencia y producto potencia-retardo

Uno de los aspectos ms importantes en el diseo lgico es el relativo al consumo de potencia de los circuitos lgicos, factor que limita, como sabemos, el nmero mximo de puertas que pueden integrarse en un circuito. Por encima de esta limitacin absoluta, cada vez ms se exigen diseos de bajo consumo que permitan operaciones prolongadas de sistemas operados por bateras. De los apartados anteriores, debe de haber quedado claro que el inversor esttico CMOS tiene una curva VTC casi ideal (forma simtrica, extensa excursin lgica y altos mrgenes de ruido), y unas prestaciones dinmicas que pueden hacerse aceptablemente buenas. Sin embargo, la principal razn para que el CMOS esttico se haya impuesto en la actualidad como la tecnologa dominante para diseos de muy alta complejidad es su casi nulo consumo de potencia en estado estacionario. Como consecuencia de ello, las puertas CMOS son las ms eficientes en el uso de la potencia para realizar computaciones digitales. A continuacin analizaremos de manera detallada las diferentes componentes de consumo de estas puertas. Consumo esttico2 Idealmente, el consumo esttico de un inversor CMOS es cero, dado que siempre estar cortado uno de los dos dispositivos. Siempre existe, no obstante, una corriente de prdidas (leakage current) que fluye a travs de las uniones en inversa formadas entre las difusiones de fuente y drenador y el sustrato. Esta contribucin, sin embargo, suele ser tan pequea que puede ignorarse, al representar valores entre 0.1 y 0.5 nA a temperatura ambiente. Estos niveles de corriente dan lugar a que, por ejemplo, para un circuito con un milln de dispositivos operados a una tensin de alimentacin de 5 V, el consumo por esta causa sea de 0.5 mW, lo que no es mucho. Hay que tener en cuenta, no obstante, que esta corriente inversa de unin se incrementa exponencialmente con la temperatura. Una fuente de corriente de prdidas ms importante reside en la conduccin subumbral de los transistores. Ya analizamos en el tema 4 la influencia de la tensin umbral en este efecto, y la necesidad de disear dispositivos con tensiones umbrales no demasiado pequeas para mejorar el comportamiento de los MOSFET a tensin nula de puerta (cuando deben operar como interruptores abiertos). Para minimizar esta componente de consumo por conduccin subumbral, los dispositivos de bajo consumo normalmente se disean con tensiones umbrales cuyos valores son superiores a un mnimo establecido (entre 0.35 y 0.45 V). Agregando las dos contribuciones de corriente de prdidas, la disipacin de potencia esttica puede expresarse de la siguiente manera: Pstat = I leakageVDD (5.38) Esta contribucin de la corriente de prdidas a la disipacin de los circuitos MOS crece conforme avanza la miniaturizacin de los dispositivos (ver tema 4), habindose de tener muy en cuenta en aplicaciones de muy bajo consumo, en campos tales como la electrnica mdica y los sistemas porttiles. Por ltimo comentar que, aunque para un clculo preciso haya que tener en cuenta esta componente esttica, la mayor parte de la potencia consumida en una puerta se debe a la conmutacin. En las siguientes secciones consideraremos por separado las dos componentes en que puede dividirse este consumo dinmico.
Para los interesados en conocer ms acerca de los mecanismos de corriente de prdidas en circuitos MOS, existe un excelente trabajo donde se revisan dichos mecanismos en los circuitos submicrnicos: K. Roy, S. Mukhopadhyay and H. Mahmoodi (2003) Leakage current mechanisms and leakage reduction techniques in deep-submicrometer CMOS circuits. Proceedings of the IEEE, vol.91, no.2, pp.305-327. 5.26
2

PUERTAS LGICAS CMOS

Consumo dinmico debido a la capacidad de carga (CL) Para estimar esta componente del consumo, utilizaremos un modelo de carga a la salida como el representado en la figura 5.28, en donde RL y CL representan los parsitos que el inversor encuentra en su salida, debidos a las puertas que tiene conectadas y a los hilos que realizan las conexiones. En el anlisis de este trmino de disipacin omitiremos la resistencia parsita, dado que su valor ser pequeo frente a las resistencias de canal en todos los casos. Figura 5.28. Circuito para el anlisis del consumo [1] Ms an, en realidad las resistencias no intervienen en el clculo de la potencia consumida por este mecanismo de carga y descarga de la capacidad equivalente de salida, tal y como comprobaremos ms adelante. Para analizar esta componente de consumo dinmico, comencemos por el transitorio de carga del condensador CL a travs del canal del transistor PMOS (figura 5.29(a)), asumiendo que el transistor NMOS se corta de forma instantnea al iniciarse el transitorio. Cada vez que este condensador se carga, su tensin cambia de 0 a VDD , con lo que se extrae de la fuente de alimentacin una cierta cantidad de energa. Parte de esta energa se disipa en el dispositivo PMOS, mientras que la restante se almacena en la capacidad de carga. En la transicin contraria (salida de alta a baja), este condensador se descarga, y la energa almacenada se disipa en el transistor NMOS.

(a)

(b)

Figura 5.29. Transitorio de carga del condensador equivalente de salida: formas de onda de tensin y corriente [2]

Podemos realizar un clculo preciso de esta energa considerando, por un lado, la energa extrada de la fuente de alimentacin (EVDD), y por otro lado la que se almacena en el condensador (EC). Ambos trminos pueden deducirse integrando la potencia instantnea en el periodo de inters. Las formas de onda de la tensin de salida y de la corriente a travs del canal del PMOS se ilustran en la figura 5.29(b), y las expresiones para las energas quedan:
EVDD
DD dvout 2 = iVDD (t )VDD dt = VDD CL dt = CLVDD dvout = CLVDD dt 0 0 0

(5.39) (5.40)

DD dv C V2 EC = iVDD (t )vout dt = CL out vout dt = CL vout dvout = L DD 2 dt 0 0 0

5.27

El inversor

De estas expresiones se deduce que slo la mitad de la energa proporcionada por la fuente de alimentacin se almacena en CL; la otra mitad se ha disipado en el transistor PMOS. Hay que destacar tambin que esta disipacin de energa es independiente del tamao (y en consecuencia de la resistencia del canal) del transistor de salida. Esta independencia es lgica, dado que el condensador de salida se carga (o descarga) completamente en cada transitorio, con lo que la energa asociada ser independiente de la velocidad a la que se cargue, determinada sta por la resistencia del canal. Durante el transitorio de descarga, la carga del condensador es retirada, y la energa que tena almacenada se disipa en el dispositivo NMOS. De nuevo la energa ser independiente de la resistencia del dispositivo. As, en cada ciclo de conmutacin (compuesto por dos transiciones opuestas) se extrae de la fuente una cantidad fija de energa igual a CLVDD2. Si el inversor es conmutado f01 veces por segundo en promedio, el consumo de potencia ser: 2 (5.41) Pdyn = CLVDD f 0 1 La importancia creciente en los circuitos actuales de este trmino de disipacin es consecuencia de los progresivos avances de la tecnologa, que empujan las frecuencias de funcionamiento a valores cada vez ms elevados, mientras la capacidad total de los chips tambin se hace cada vez mayor al integrarse cada vez ms dispositivos en un die. Consideremos, por ejemplo, una tecnologa CMOS de 0.25 m funcionando a 500 MHz, con una capacidad promedio de 15 fF/puerta; esto supondr un consumo por puerta (alimentada a 2.5 V) de aproximadamente 50 W. Para un diseo de un milln de puertas y suponiendo que ocurre una transicin en cada flanco de reloj, esto representara un consumo de 50 W, lo que est cerca del lmite de la disipacin mxima permitida en un CI con cualquier encapsulado. Afortunadamente, esta evaluacin es pesimista, dado que no todas las puertas del circuito integrado conmutan a la frecuencia completa de 500 MHz. La actividad real en el circuito es sustancialmente menor, y puede introducirse en el cmputo reemplazando la capacidad fsica promedio CL por una capacidad efectiva, CEFF = CL , que representa el valor promedio de la capacidad que es conmutada en un ciclo. En nuestro ejemplo, un factor de actividad del 20% reduce el consumo promedio a 10 W. Por otra parte, el valor calculado no tiene en cuenta el driving de los circuitos directamente conectados a los pines de salida del encapsulado, que normalmente consume una cantidad sustancial de la potencia. As, supongamos que el chip de nuestro ejemplo slo tiene 100 pines de salida, cada uno cargado con 20 pF (lo que puede ser un valor tpico), y conmutados a una frecuencia de 20 MHz entre 0 y 5 V. Esto da lugar a un consumo adicional de 1 W. Por ltimo, insistir en que el problema del consumo va agravndose conforme se incrementa la complejidad de los circuitos integrados. sta es una de las razones por las que las tensiones de alimentacin van hacindose cada vez menores, reducindose progresivamente los estndares de tensin (5 3.3 2.5 1.8 ). La reduccin de consumo depende de forma cuadrtica de la disminucin de la tensin de alimentacin, tal y como hemos visto, aunque afecta de manera negativa al retardo, como se evidencia de la expresin (5.30) y la figura 5.25. El balance neto de disminuir la tensin de alimentacin es positivo, no obstante, aun slo considerando el criterio disipacin-retardo, si bien existen otros criterios de fiabilidad que tambin aconsejan dicha disminucin.

5.28

PUERTAS LGICAS CMOS

(a)

(b)

Figura 5.30. Corriente de conduccin simultnea en un inversor CMOS esttico [2]

Consumo debido a las corrientes por conduccin simultnea de ambos dispositivos La suposicin que hemos hecho de que los tiempos de subida y bajada son nulos, en realidad no es correcta. El valor no nulo de estos tiempos da lugar a que exista un camino de baja resistividad entre VDD y GND durante un corto intervalo de tiempo en cada conmutacin (mientras los transistores conducen simultneamente), circulando una corriente de cierto valor en dicho intervalo. La figura 5.30(a) muestra la dependencia de esta corriente con la tensin de entrada al inversor, mientras la parte (b) de esa misma figura representa de forma esquemtica las espigas de corriente que se producen durante un transitorio por esta causa, cuando los tiempos de subida y bajada en la entrada no son nulos. Podemos hacer un clculo aproximado de la potencia consumida por esta corriente, si suponemos que las espigas de corriente representadas en la figura tienen forma triangular y que VDD >> |VT|. La energa disipada ser entonces: I peak tr I peak t f tr + t f Edp = VDD + VDD = VDD I peak (5.42) 2 2 2 siendo tr y tf los tiempos de subida y bajada, respectivamente. En estas condiciones, el consumo de potencia ser: tr + t f Pdp = VDD I peak f (5.43) 2 El valor de Ipeak queda determinado por la corriente de saturacin de los dispositivos, siendo proporcional a los tamaos de los transistores. En general, la potencia consumida por esta causa es sensiblemente inferior a la debida a la carga y descarga de los condensadores equivalentes de salida, y puede ser ignorada en primera aproximacin.
Ejemplo 5.6. Utilizar el simulador analgico para obtener la curva de corriente de conduccin simultnea en funcin de la tensin de entrada, en un inversor CMOS de dimensiones mnimas en una tecnologa de 1.2 m, alimentado con una VDD de 5 V. Representar el comportamiento en conmutacin de esta corriente para una seal de entrada con tiempos elevados de subida y bajada.

Energa por operacin o producto potencia-retardo (PDP) Como se ha indicado con anterioridad, el valor del producto potencia-retardo o PDP es una medida de la calidad de una puerta lgica (cifra de mrito) y mide la energa consumida
5.29

El inversor

por la puerta en cada evento de conmutacin (es decir, una transicin 01 10). Suponiendo que la puerta se conmuta a su mxima velocidad, f max = 1 / (2t p ) , e ignorando las contribuciones por corrientes de prdidas y por conduccin simultnea, el valor del PDP para el inversor CMOS esttico es: C V2 2 PDP = Paverage t p = CLVDD f max t p = L DD (5.44) 2 La energa consumida en cada ciclo completo de conmutacin (doble transicin 01 10) ser justamente el doble del valor PDP. A partir de esta expresin se observa que el PDP de una puerta CMOS es slo una funcin de la capacidad de carga y de la tensin de alimentacin, con lo que la reduccin de alguna de estas dos variables mejorar las prestaciones globales de esta lgica. La validez del PDP como una medida de la calidad de un proceso tecnolgico o topologa de puerta es cuestionable. Mide la energa necesaria para conmutar una puerta, pero este nmero puede hacerse arbitrariamente bajo reduciendo la tensin de alimentacin, lo que nos conducira a que el voltaje ptimo para operar un circuito sera el menor compatible con la conservacin de su funcionalidad. Sin embargo, esto puede comprometer las prestaciones, tal y como se ha comentado con anterioridad. Una medida ms apropiada, por tanto, debera combinar prestaciones y energa, y esta medida es el producto energa-retardo o EDP, cuya definicin es: 2 CLVDD 2 EDP = PDP t p = Paverage t p = tp (5.45) 2 Conviene analizar la dependencia de EDP respecto a la tensin de alimentacin, dado que energa y retardo quedan afectados por VDD de forma opuesta, para encontrar un valor de tensin de alimentacin que optimice simultneamente ambos parmetros. Suponiendo que ambos transistores del inversor tienen valores comparables de tensin umbral y de saturacin, podemos simplificar la expresin del retardo de propagacin presentada en (5.36) de la siguiente manera: CLVDD tp (5.46) VDD VT VDSAT / 2 donde es un parmetro de tecnologa. Sustituyendo este valor en la expresin de EDP: 2 3 VDD CL EDP = (5.47) 2(VDD VT VDSAT / 2) Esta expresin es vlida en la medida en que los dispositivos estn saturados en velocidad, lo que deja de ser cierto para bajos valores de VDD, aunque este hecho no distorsiona los resultados globales del anlisis. El valor ptimo de la tensin de alimentacin se obtiene derivando la expresin (5.47) respecto a VDD e igualando el resultado a 0. El resultado para VDD es: 3 VDD opt = (VT + VDSAT / 2) (5.48) 2 La conclusin ms significativa de este anlisis es que el valor de tensin de alimentacin que optimiza simultneamente prestaciones dinmicas y energa es bastante bajo. Para tecnologas submicrnicas con umbrales en el rango de los 0.5 V, el valor ptimo de VDD se sita en torno a 1 V. La figura 5.31 representa el producto energa-retardo para una tecnologa CMOS de 0.25 m, en donde puede apreciarse que el valor ptimo de tensin de alimentacin se sita en torno a los 1.1 V.
5.30

PUERTAS LGICAS CMOS

Figura 5.31. Grficas de energa, retardo y producto energa-retardo en una tecnologa CMOS de 0.25 m [2]

3. PUERTAS COMBINACIONALES EN CMOS

El estudio del inversor abordado en el apartado previo vamos a extenderlo a otras puertas digitales simples, tales como las estructuras NOR o NAND. En todo caso, restringiremos nuestro estudio a la lgica combinacional, integrada por circuitos que tienen la propiedad de que en cualquier instante de tiempo las salidas del circuito se relacionan directamente con las entradas en ese instante a travs de alguna expresin booleana (salvando los retardos de propagacin). En la otra clase de circuitos, los secuenciales o regenerativos, la salida no es slo funcin de los datos de entrada actuales, sino que tambin lo es de los valores previos de dichas entradas, que representan la historia del sistema (circuitos con memoria). La lgica combinacional forma el ncleo de la mayora de los circuitos integrados digitales. Los requerimientos de diseo impuestos a estos circuitos lgicos varan ampliamente. El rea es a menudo un factor primario, dado que tiene un impacto directo sobre el coste. En muchos diseos avanzados, sin embargo, es la velocidad el factor fundamental, tal como ocurre por ejemplo en los microprocesadores actuales. Para otras aplicaciones, la minimizacin del consumo de potencia es el factor crucial, sobre todo cuando se trata de aplicaciones porttiles operadas por batera (telefona mvil, por ejemplo). Estos diferentes requerimientos de diseo normalmente se concretan en el uso de diferentes estilos de circuito, o incluso en diferentes tecnologas de implementacin. En este apartado revisaremos los estilos de diseo de puertas ms extendidos en tecnologa CMOS, al ser la tecnologa hegemnica en la actualidad.

3.1. Diseo CMOS esttico

El inversor CMOS esttico presentado en el apartado previo posee unas propiedades excelentes en diversos aspectos: baja sensibilidad al ruido y a variaciones en el proceso de fabricacin, buenas prestaciones de velocidad y baja potencia disipada. La mayora de estas propiedades pueden ser llevadas a puertas lgicas ms complejas implementadas mediante la misma topologa de circuito. Sin embargo y por desgracia, el fan-in es un factor que
5.31

Puertas combinacionales en CMOS

condiciona este buen comportamiento, de forma que puertas CMOS complejas tales como NAND de tres o ms entradas son demasiado grandes y lentas. Para mitigar estos problemas, se han propuesto otros estilos de diseo que, como veremos en este apartado, son clasificables en dos categoras amplias: circuitos estticos y circuitos dinmicos. En los circuitos estticos el nodo de salida se encuentra permanentemente conectado a VDD o GND va un camino de baja resistencia (excepto durante los transitorios de conmutacin), y las salidas de las puertas toman durante todo el tiempo los valores de Figura 5.32. Puerta lgica complemenla funcin booleana implementada por el circuito. Esto taria, combinacin de PUN y PDN [2] contrasta con los circuitos dinmicos, cuyo funcionamiento se basa en el almacenamiento temporal de valores de carga en las capacidades asociadas a nodos separados de los terminales de fuente por caminos de alta impedancia. Esta aproximacin dinmica presenta la ventaja de que las puertas resultantes son ms simples y rpidas, pero su diseo y operacin estn influidos por una mayor sensibilidad al ruido. Comenzaremos con la revisin de los circuitos CMOS estticos, de forma que en este apartado describiremos los estilos ms utilizados de diseo de este tipo. El primero de ellos, que denominamos CMOS complementario, consiste en la extensin del inversor estudiado en la seccin previa a puertas lgicas de ms de una entrada.
CMOS complementario

Una puerta esttica CMOS es una combinacin de dos redes de transistores, la de pull-up (PUN - pull-up network), integrada exclusivamente por transistores de canal p, y la de pulldown (PDN), integrada por transistores de canal n, cuya conexin se esquematiza en la figura 5.32. Estas redes deben disearse de tal manera que, en estado estacionario, una y slo una de ellas proporcione al nodo de salida un camino de baja resistencia a un extremo de alimentacin. Desde el punto de vista de diseo lgico, una conexin en serie de transistores en cualquiera de las redes corresponde a una operacin AND de sus entradas, mientras una conexin en paralelo representa una operacin OR, realizndose siempre una inversin en la salida. Dado que ambas redes son duales (en el sentido indicado de conducir alternativamente segn la combinacin de entradas), una conexin paralelo de transistores en

Figura 5.33. Esquemas de puertas NAND y NOR en CMOS esttico [1] 5.32

PUERTAS LGICAS CMOS

la PUN debe tener asociada una conexin serie en la PDN, y viceversa. En la figura 5.33 se representan los esquemas de circuito de sendas puertas CMOS estticas de dos entradas, que realizan las funciones NAND y NOR. Adems de estas puertas simples, existen formas algo ms complejas de puertas, como las denominadas and-or-invert (AOI) y or-and-invert (OAI), que implementan sumas de productos y productos de sumas (ver figura 5.34). Este tipo de puertas ms complejas son utilizadas por los programas de optimizacin lgica para producir layouts muy eficientes.

El diseo del layout fsico de las puertas lgicas va ntimamente unido a las prestaciones globales del circuito digital (rea, velocidad y disipacin), como ya se ha indicado. Este diseo constituye un procedimiento iterativo que se inicia especificando la topologa de circuito para realizar una determinada funcin lgica, y a continuacin se calcula el tamao de los transistores para verificar unas determinadas prestaciones de velocidad o rea. En el marco de las reglas de diseo SCMOS, presentadas en el captulo previo, la figura 5.35 ilustra los layouts de sendas puertas NAND y NOR de dos entradas. Sobre estas estructuras geomtricas debemos hacer un par de comentarios. El primero se refiere al hecho de que los transistores de pull-up (canal p) no suelen realizarse con geometras mnimas, al

Figura 5.34. Esquema de puerta AND-OR-invert-21 (AOI-21) [1]

Figura 5.35. Layouts de puertas NAND y NOR de dos entradas [1]

5.33

Puertas combinacionales en CMOS

Figura 5.36. VTC de una puerta NAND de dos entradas, que depende del patrn de entradas. La anchura de los canales de los PMOS es 1.5 veces la de los NMOS [2]

menos en lo que a anchura se refiere, de cara a compensar la ya comentada diferencia de movilidades entre electrones y huecos (ecualizacin de los factores de ganancia). En segundo lugar, los transistores de una puerta presentan una densidad de empaquetamiento superior a la de los inversores individuales (la puerta NAND, por ejemplo, no ocupa mucha ms rea que el inversor), por lo que siempre que se pueda se utilizarn puertas en la sntesis de una determinada funcin lgica. La tecnologa CMOS permite pocas variaciones sobre la organizacin fsica de la celda bsica; las lneas VDD y GND (VSS) corren en rales a lo largo de la celda, con los transistores tipo n a lo largo del ral GND y los de tipo p a lo largo de VDD . Por otra parte, las entradas y salidas a una puerta se presentan sobre capas diferentes, entrando las seales a travs de polisilicio y presentndose las salidas sobre la primera capa de metal. Una conexin en cascada entre celdas exigir, por tanto, vas para conectar las seales de salida y de entrada de las celdas consecutivas. Las puertas estticas en CMOS complementario heredan las buenas propiedades estticas y dinmicas del inversor CMOS. As, exhiben una excursin lgica que se extiende entre los extremos de la tensin de alimentacin (rail-to-rail) ni presentan disipacin esttica ms all de las corrientes de prdidas. El anlisis de las caractersticas de transferencia de tensin y de los mrgenes de ruido es, sin embargo, ms complicado que en el caso del inversor, dado que dependen de los patrones digitales aplicados a las entradas. Si consideramos la puerta NAND de dos entradas dibujada en la parte izquierda de la figura 5.36, existen tres posibles combinaciones de entradas que producen una conmutacin de la salida de alta a baja: A = B= 01, A = 1 B = 01, B = 1 A = 01. Las curvas VTC exhiben diferencias significativas segn la configuracin de entradas; en el primero de los casos ambos transistores del pull-up se ponen simultneamente en conduccin, lo que supone una resistencia equivalente muy reducida, mientras en los dos ltimos slo conducir un dispositivo. La diferencia entre los dos ltimos casos es consecuencia de la tensin en el nodo interno entre los dos dispositivos NMOS, y del efecto de cuerpo que esta tensin produce en el transistor M2; esto supone que la tensin umbral de este dispositivo ser superior a la que presenta M1, y por tanto presentar mayor resistencia de canal ante la misma tensin de puerta.

5.34

PUERTAS LGICAS CMOS

En cuanto a las caractersticas dinmicas, una de las ms reseables del inversor es que posee unos tiempos comparables de subida y bajada, bajo relaciones geomtricas adecuadas de los transistores p y n (lo que proporciona adems simetra a la curva VTC). Pensando en trasladar esta propiedad a las puertas estticas CMOS, es necesario tomar ciertas medidas. En efecto, cuando se trata de puertas de ms de una entrada, de nuevo las caractersticas dinmicas de la celda quedan fuertemente afectadas por el patrn digital que se presenta en las entradas y que produce la conmutacin de la salida. El diseo de las dimensiones relativas de los dispositivos para conseguir la igualacin de tiempos en ambas transiciones, con independencia de las combinaciones posibles de las entradas, inevitablemente nos conduce a tener que considerar la situacin del peor caso. Para ilustrar este aspecto, supongamos la puerta NAND de dos entradas representada en la figura 5.37(a), en donde hemos simplificado el esquema de transistores utilizando el modelo resistencia-interruptor de los dispositivos, y considerando un nico condensador equivalente que concentra todas las componentes de capacidad en el nodo de salida de la puerta. Supondremos primero que las resistencias equivalentes de los canales de todos los transistores son idnticas y equivalentes a la del transistor NMOS de tamao mnimo. Para determinar el tamao de los dispositivos que garantice unos tiempos de subida y bajada iguales o menores que los del inversor de referencia, debemos considerar la combinacin de entradas que produce el peor caso. En la transicin de salida LH el peor caso corresponde a un solo transistor de canal p conduciendo, dado que la conduccin de ambos reduce la resistencia equivalente y, por consiguiente, el retardo de la (a) (b) red RC. El peor caso de tpLH , por tanto, puede Figura 5.37. Modelos de conmutacin de estimarse en este modelo RC como 0.69RpCL puertas CMOS complementarias [2] (el tiempo que la exponencial tarda en alcanzar el 50% del valor final). En la transicin contraria, tpHL se hace 20.69RnCL , dado que el peor caso (y nico posible) es que conduzcan los dos dispositivos de canal n en serie. En este caso, para igualar el tiempo de bajada del inversor de referencia es necesario duplicar la anchura de los dispositivos NMOS, lo que reducir a la mitad el valor de la resistencia de la expresin de tpHL. Un anlisis similar nos conduce a que los dispositivos PMOS de la puerta NOR de la parte (b) de la figura 5.37 debern duplicar su anchura para mantener las propiedades dinmicas del inversor de referencia. Si se considera el efecto de saturacin de velocidad, las consideraciones anteriores conducen a condiciones menos exigentes; la igualacin de los tiempos de subida y de bajada pasa en este caso por multiplicar las anchuras de los dispositivos en serie por un factor de 1.5 (en lugar de 2), dado que en procesos submicrnicos los transistores apilados estn menos sometidos al efecto de saturacin de velocidad. Por contra, si se considera el efecto de cuerpo, que afecta a los transistores ms cercanos al nodo central, en rigor debern hacerse ms anchos estos dispositivos que los que se conectan a los terminales de alimentacin. Entendido el mecanismo de retardo en una puerta CMOS complementaria, resulta sencillo llegar a la conclusin de que dicho retardo se deteriora rpidamente conforme aumenta el fan-in. Esto es debido, en primer lugar, a que el gran nmero de transistores (2N, si N es el nmero de entradas) incrementa la capacidad total de la celda, tanto en el nodo de
5.35

Puertas combinacionales en CMOS

salida como en los nodos internos. En segundo lugar, una conexin en serie ralentiza tambin el funcionamiento de la puerta, al incrementarse la resistencia equivalente. Aunque esto puede resolverse haciendo ms anchos los dispositivos, como ya se ha indicado, no se obtiene demasiada mejora en la velocidad por el efecto adverso que esto representa para las capacidades parsitas. Puede establecerse una dependencia del retardo de una puerta CMOS complementaria en funcin del fan-in y del fan-out, cuya expresin es: (5.49) t p = a1 FI + a2 FI 2 + a3 FO donde FI y FO son el fan-in y el fan-out de la puerta, y a1 , a2 y a3 son factores de peso funcin de la tecnologa. La dependencia lineal con el fan-out puede entenderse del hecho de que la capacidad de carga crece linealmente con dicho fan-out. La dependencia cuadrtica con el fan-in es consecuencia de que, al aumentar ste, tanto la capacidad CL (proporcional al nmero de transistores) como la resistencia equivalente del canal crecen de forma proporcional, lo que en conjunto proporciona una dependencia cuadrtica. Una conclusin inmediata de lo anterior es que puertas con un fan-in superior a 3 deben evitarse, al ser demasiado lentas.
Ejemplo 5.7. Disear en CMOS esttico la funcin: F = (D+A (B+C)) y dimensionar apropiadamente los transistores de cada una de las redes.

Lgica proporcional (ratioed)

A pesar de la robustez y facilidad de diseo de la lgica CMOS complementaria, existen algunos diseos que imponen restricciones muy estrictas de rea, complejidad o velocidad, y en estos casos puede recurrirse a diseos alternativos de puerta. Una forma de reducir la complejidad del CMOS esttico es volver a una aproximacin similar a la utilizada en las familias MOS primitivas. En lugar de una combinacin de redes PUN y PDN se disea una red simple PDN con transistores NMOS, que realiza la funcin lgica, siendo polarizada por un nico dispositivo de carga. En la figura 5.38 se muestran dos estructuras de este tipo, una con transistor de carga NMOS de empobrecimiento y otra con carga PMOS, denominndose esta ltima estructura pseudo-NMOS. La operacin que realizan estas estructuras se puede resumir como sigue: para una combinacin de entradas que no activen el PDN, ste estar cortado y la salida ser llevada a alta por la carga. Al activarse el PDN, se establecer un camino a tierra y la tensin de salida quedar determinada por el divisor de tensin formado por la resistencia equivalente de los canales del PDN (RPDN) y la del transistor de carga (RL): RPDN VOL = V (5.50) RL + RPDN DD Para mantener el margen de ruido en baja a un valor apropiado es necesario que la resistencia equivalente de la carga sea mucho mayor que la del PDN, lo que exige un diseo cuidadoso de la proporcin geomtrica (ratio) de

(a)

(b)

Figura 5.38. Estructuras lgicas proporcionales [2]

5.36

PUERTAS LGICAS CMOS

ambos tipos de dispositivos. Por esta razn a este tipo de lgica se la denomina proporcional (ratioed). Si analizamos estos circuitos desde el punto de vista dinmico, los retardos de propagacin en ambas transiciones vendrn dados de forma aproximada por las siguientes expresiones: t pLH = 0.69 RL CL (5.51) t pHL = 0.69( RL || RPDN )CL Segn esta expresin de tpLH , y de cara a verificar las restricciones dinmicas, la resistencia equivalente del transistor de carga debera tener un valor tan pequeo como sea posible. Sin embargo, esta condicin entra en conflicto con la necesidad de hacerla mucho mayor que RPDN , cuya disminucin excesiva dara lugar a un consumo elevado. Este compromiso es el que ha dado lugar a las diferentes configuraciones de cargas que se han propuesto como alternativas al CMOS complementario. A modo de comparacin, en la figura 5.39 se ilustran las curvas de polarizacin de los dos esquemas representados en la figura 5.38, que utilizan un nico dispositivo MOSFET como carga. Figura 5.39. Curvas de carga para diferentes Estas curvas se representan junto a la recta de tipos de dispositivos [2] carga que proporcionara una resistencia de valor apropiado, que en todo caso resulta inferior en prestaciones a cualquiera de las dos configuraciones con transistor (menor corriente disponible en cualquier punto), y junto a la caracterstica de una fuente de corriente, que podramos considerar como el dispositivo ideal de carga.
Ejemplo 5.8. Determinar los puntos de inters de la curva VTC de un inversor con carga de empobrecimiento construido con transistores NMOS de dimensiones mnimas en una tecnologa de 1.2 m, alimentado con una VDD de 5 V. Suponer que el transistor de empobrecimiento tiene una tensin umbral del mismo valor absoluto que el transistor excitador de enriquecimiento.

En lo que resta nos centraremos en la estructura pseudo-NMOS, cuyas prestaciones de corriente de carga resultan, a la vista de los grficos de la figura 5.39, claramente superiores a la puerta con carga de empobrecimiento, al ser ms cercanas a las de la fuente de corriente ideal. En la estructura pseudo-NMOS la tensin VOH se iguala a VDD , como en el caso del CMOS complementario, dado que la red PDN estar cortada. La diferencia principal con el CMOS complementario se encuentra en VOL , que no coincide con GND ya que el transistor de carga conduce siempre. Para calcular este valor de VOL igualaremos las corrientes a travs del dispositivo de carga y el de excitacin (que por simplicidad consideraremos que es nico) cuando Vin = VDD . Si suponemos la tensin de salida suficientemente pequea el PMOS se encontrar saturado en velocidad y el NMOS estar en regin triodo, con lo que la igualacin de las corrientes conduce a la expresin: 2 2 VDSATp VOL =0 (5.52) k n (VDD VTn )VOL + k p VDD VTp VDSATp 2 2

5.37

Puertas combinacionales en CMOS

donde no hemos incluido el efecto de modulacin de longitud de canal que se superpone en el modelo simplificado de anlisis manual. Podemos resolver VOL de esta expresin y el resultado es: (5.53) kn (VDD VTn ) Es obvio que VOL depende de la proporcin entre las anchuras del transistor de carga y el excitador (NMOS), y que el PMOS de carga debe ser bastante ms estrecho que los transistores de la red PDN. Por desgracia, esto tiene un impacto negativo en el retardo de propagacin correspondiente al transitorio de carga del nodo de salida (LH), dado que se limita la disponibilidad de corriente del PMOS. Todo diseador de lgica pseudo-NMOS debe hacer frente a ciertos problemas. El primero de ellos tiene que ver con la asimetra de la curva VTC, dado que los diferentes factores de ganancia de los transistores desplazan el umbral de conmutacin (VM) respecto del centro de la excursin lgica. Adems, la puerta tiene tambin unas caractersticas dinmicas (tiempos de subida y bajada) desiguales en funcin de la transicin, dadas las diferentes caractersticas de las resistencias equivalentes de carga y descarga del condensador de salida. Una ltima desventaja, comn a todas las estructuras proporcionales, es el consumo esttico de potencia cuando la salida se encuentra en baja, al existir un camino de corriente entre los extremos de alimentacin. El consumo de potencia promedio en este estado puede deducirse fcilmente de la corriente entregada por la carga en VOL: 2 VDSATp (5.54) Pav = VDD I low = VDD k p VDD VTp VDSATp 2

VOL

k p VDD + VTp VDSATp

pWp V nWn DSATp

En suma, y como consecuencia de todo lo anterior, la lgica pseudo-NMOS es una opcin atractiva slo en ciertos casos, en particular cuando se trata de disear puertas complejas con un amplio fan-in; en este estilo de diseo se requerirn slo N+1 transistores (si el fan-in es N), frente a los 2N transistores del CMOS complementario, lo que redunda en unas mejores prestaciones de velocidad al reducir las capacidades parsitas. De esta manera, estas estructuras presentarn ventajas en pequeos subcircuitos donde: la velocidad (no el consumo) es el parmetro de mayor importancia el tamao y la complejidad de las conexiones constituyan un aspecto crtico, o en circuitos donde se sabe que las salidas estarn la mayor parte del tiempo en alta (caso, por ejemplo, de los decodificadores de direcciones utilizados en las memorias), con lo que el consumo esttico de este estilo de diseo no supondr un problema.
Lgica DCVS

Una aproximacin que nos permite eliminar completamente el consumo esttico, derivada de la lgica pseudo-NMOS, se basa en suponer que siempre se encuentran disponibles tanto las seales como sus complementos, lo que requiere a su vez que cada puerta genere simultneamente la funcin y su complemento. Se trata de la lgica DCVS (differential cascode voltage switch) cuyo esquema se ilustra en la figura 5.40(a). Esta lgica usa una estructura de latch para el pull-up, que elimina el consumo esttico, proporcionando simultneamente las salidas y sus complementos. Una de las dos redes de pull-down facilita siempre un camino a tierra de baja resistividad, que conmutar de una a otra cuando cambien adecuadamente las entradas. El acoplamiento de los transistores del latch de pull-up acelera la conmutacin. La parte (b) de la figura 5.40 muestra un ejemplo de circuito DCVS. Esta lgica mantiene la ventaja de la pseudo-NMOS en cuanto a velocidad, pero elimina el consumo esttico de potencia. Esto se consigue a expensas de un rea extra, dado que ahora
5.38

PUERTAS LGICAS CMOS

(a)

(b)

(c)

Figura 5.40. Puertas lgicas DCVS (differential cascode voltage switch) [1][2]

se requieren dos redes PDN. La disponibilidad de seales complementarias (diferenciales), sin embargo, descarta la necesidad de etapas de inversin aadidas. Adems, las dos redes de pull-down pueden poseer elementos compartidos de cara a minimizar el nmero de dispositivos de la puerta; este es el caso de la puerta XOR-XNOR representada en la parte (c) de la figura 5.40.
Lgica de transistor de paso

Una alternativa ampliamente utilizada al CMOS complementario es la lgica de transistor de paso (pass-transistor), que reduce el nmero de transistores requeridos para implementar una funcin lgica permitiendo la conexin de las entradas primarias no slo a las puertas de los transistores, sino tambin a los terminales de fuente y drenador, a diferencia de las aproximaciones de diseo presentadas hasta el momento. Un ejemplo sencillo de funcin lgica construida segn esta aproximacin se muestra en la figura 5.41, donde se puede ver que la funcin AND de dos variables necesita slo dos NMOS para ser implementada. Como puede Figura 5.41. Implementacin con apreciarse en la figura, la variable de entrada A no se lgica de transistor de paso de una aplica a la puerta de un transistor, sino a uno de los funcin AND [2] terminales correspondientes a las difusiones de fuente o drenador. El elemento clave en esta lgica es el interruptor de paso, que puede ser como en el caso anterior un nico transistor si la finalidad es reducir al mximo el nmero de dispositivos de la implementacin. El problema de esta implementacin del interruptor reside en la dependencia de las caractersticas elctricas de dicho elemento con las tensiones aplicadas en los extremos. Esto hace que la resistencia de paso (Ron) vare en un amplio rango segn el valor de las tensiones en los extremos del interruptor. Para eliminar este problema se puede recurrir a un interruptor CMOS, constituido por dos dispositivos complementarios conectados en paralelo, tal como se ilustra en la parte izquierda de la figura 5.42. El interruptor conmuta de on a off en funcin de la seal de control complementaria aplicada a las puertas de los transistores. La gran ventaja de esta implementacin es que presenta una resistencia de paso prcticamente independiente de la
5.39

Puertas combinacionales en CMOS

Figura 5.42. Interruptor CMOS: estructura de transistores complementarios en paralelo y resistencia equivalente en funcin de la tensin entre los extremos de conmutacin [3]

tensin que se aplique entre los extremos de los canales, tal como puede apreciarse en la parte derecha de la figura 5.42.

3.2. Diseo CMOS dinmico

Los estilos de diseo lgico presentados hasta aqu pertenecen a la categora de la lgica esttica, en donde los valores lgicos se vinculan al paso de corriente por las ramas de los circuitos, y todos los nodos permanecen conectados a travs de caminos de baja resistividad a uno de los dos extremos de alimentacin en cualquiera de los estados lgicos. El principio de funcionamiento de la lgica dinmica es diferente. Utiliza una secuencia de fases en su operacin (precarga y evaluacin) para realizar funciones lgicas complejas, asociando los valores lgicos a niveles de carga en las capacidades parsitas de nodos en alta impedancia respecto a los extremos de alimentacin. Precisamente de la necesidad de refrescar dinmicamente estos valores de carga para que no se desvanezcan es de donde le viene el nombre. Las capacidades inherentes a los dispositivos MOSFET y su alta impedancia de puerta permiten este modo de realizacin de funciones lgicas, que no es posible en las tecnologas basadas en transistores bipolares. La ventaja principal de la lgica dinmica es que consigue disminuir la cuenta de transistores por puerta a valores similares a los de la lgica pseudo-NMOS, eliminando el problema del consumo esttico de esta ltima.
Principios bsicos

Consideremos el circuito de la figura 5.43(a). La red PDN es similar a las que encontramos en diseo CMOS complementario o pseudo-NMOS, pero la operacin de este circuito es sustancialmente diferente. Dicha operacin se divide en dos fases, precarga y evaluacin, fases que controla una seal de reloj (). Cuando = 0 el nodo de salida queda precargado a VDD a travs del transistor PMOS (transistor de precarga), permaneciendo el transistor Me (transistor de evaluacin) en esta fase en circuito abierto. Cuando = 1 el transistor de precarga se corta y el de evaluacin establece canal. Dependiendo de las entradas y composicin de la PDN, existir o no durante esta fase un camino de descarga del nodo de salida a tierra; ser durante esta fase cuando el nodo tome el valor lgico apropiado a la funcin lgica diseada, siendo posible slo una transicin durante la evaluacin. De esta
5.40

PUERTAS LGICAS CMOS

Figura 5.43. Estructuras lgicas dinmicas [2]

manera, la operacin queda fuertemente temporizada por la seal de sincronizacin. En la parte (b) de la figura 5.43 se muestra un ejemplo de funcin lgica implementada segn este estilo de diseo. Podemos enumerar una serie de caractersticas de este estilo de diseo de funciones lgicas: La funcin lgica la implementa la PDN compuesta por transistores NMOS, que funciona de manera parecida a la PDN de la estructura CMOS complementaria. El nmero de transistores es sustancialmente menor que en el CMOS complementario, siendo N+2 si N es el fan-in. En consecuencia, la capacidad equivalente de carga se ver sustancialmente reducida respecto al CMOS complementario, lo que redunda en mayores velocidades de conmutacin. Se trata de una lgica no proporcional, por lo que la simetra de la VTC o las caractersticas dinmicas no dependen de ninguna relacin geomtrica. No presenta consumo esttico (salvo las corrientes de prdidas).

Se puede construir una estructura dual a la presentada en la parte (a) de la figura 5.43 si consideramos una red de transistores PMOS formando una PUN, con una pareja de transistores de precarga y evaluacin en posiciones opuestas respecto a la primera propuesta. ste es el caso de la estructura representada en la figura 5.43(c), donde el nodo de salida es predescargado a GND durante la fase correspondiente ( = 1), y evaluado cuando pasa a 0.
Conducta esttica de la lgica dinmica

Los niveles de salida de esta lgica (VOH y VOL) pueden ser fcilmente identificados con VDD y GND, y no dependen del tamao de los transistores. Por otra parte, los parmetros de la curva VTC son esencialmente diferentes de las puertas estticas discutidas hasta aqu, en donde los mrgenes de ruido y los umbrales de conmutacin han sido definidos como cantidades sin ninguna dependencia temporal. Por contra, en lgica dinmica, al requerirse una secuencia peridica de precargas y refrescos de los estados lgicos, un anlisis esttico puro no es posible. As, por ejemplo, el valor de los mrgenes de ruido ser una funcin de la duracin del periodo de evaluacin; si ste es demasiado largo afectar severamente a un nivel alto de salida (al disminuir VOH) y al correspondiente margen de ruido en alta, pero tendr un efecto positivo sobre VOL al disminuirlo tambin; si es demasiado corto la influencia sobre ambos mrgenes ser la contraria.

5.41

Puertas combinacionales en CMOS

Podemos afinar los clculos de estas caractersticas. El PDN de un inversor dinmico comienza a conducir cuando la seal de entrada supera la tensin umbral del transistor NMOS de pull-down. Si se espera el tiempo suficiente la salida alcanzar el valor GND, por lo que resulta razonable igualar el umbral de conmutacin (y los valores VIH y VIL de la puerta) a la tensin umbral VTn , lo que se traduce en un valor pequeo para el margen de ruido en baja. En realidad la situacin es an peor, dado que no se ha considerado la corriente subumbral, lo que hace que el PDN comience a conducir incluso antes de alcanzar la tensin de inversin fuerte. Finalmente, en el estado de alta la impedancia de salida de la puerta es muy elevada, dado que el nodo de salida permanece flotante, lo que lo hace muy sensible a ruido y distorsiones. Por fortuna, el margen de ruido en alta es elevado, lo que le permite a la puerta tolerar una cantidad razonable de ruido.
Prestaciones de la lgica dinmica

Aparte de un rea pequea, como consecuencia del menor nmero de transistores, la propiedad ms atractiva de la puerta dinmica es su alta velocidad de conmutacin, debida al menor valor de CL. A continuacin vamos a estimar los tiempos de retardo. Despus de la fase de precarga, para una seal de entrada que no facilite el canal de la PDN la salida permanecer en alta, con lo que tpLH = 0. A este respecto hay que recordar que esta transicin constitua precisamente el punto dbil de la lgica pseudo-NMOS. La transicin contraria requiere la descarga del condensador a travs de la PDN, por lo que tpHL ser proporcional a CL y a la resistencia equivalente del PDN. La presencia del transistor de evaluacin hace la puerta algo ms lenta, ya que aade una resistencia en serie a la descarga. En el anlisis previo se ha obviado la influencia del tiempo de precarga en la velocidad de conmutacin de la puerta, tiempo que queda determinado por el necesario para cargar CL a travs del transistor de precarga y en el que la salida de la puerta est deshabilitada. Esto no tiene por qu ser un problema, dado que a menudo los sistemas digitales se disean para que los tiempos de precarga se solapen con otras funciones del sistema. Adems, el diseador es libre de elegir el tamao del transistor de precarga para acelerar este proceso, lo que contrasta con la situacin de la lgica pseudo-NMOS.
Consideraciones de ruido en diseo dinmico

El concepto de circuito dinmico da lugar a estructuras simples y rpidas, a expensas de una robustez reducida en relacin con la tolerancia al ruido. Este hecho lo agrava el que la puerta presenta ciertas deficiencias que deben ser conocidas. Fuga de carga La operacin de una puerta dinmica, como ya se ha comentado, descansa en el almacenamiento del valor de salida en un condensador. Debido a las prdidas, esta carga se desvanece con el tiempo, lo que puede llegar a producir problemas en la operacin. Las dos causas de fuga se identifican grficamente en la figura 5.44(a). En primer lugar, la capacidad CL corresponde parcialmente a la capacidad de difusin de drenador del transistor NMOS de pull-down, lo que supone un diodo en inversa por el que circular la corriente inversa de saturacin (unas cuantas dcimas de microamperio por centmetro cuadrado de unin). En segundo lugar, aunque el transistor se diga que est cortado con A = 0, existe la inevitable corriente de conduccin subumbral que fluye de drenador a fuente. En conjunto, esta fuga de carga produce una degradacin en el nivel alto (figura 5.44(b)), lo que exige que en estos circuitos el reloj tenga una frecuencia mnima, tpicamente entre 250 Hz y 1 KHz. Esto hace a

5.42

PUERTAS LGICAS CMOS

Figura 5.44. Mecanismos de prdidas en las puertas dinmicas y formas de onda resultantes[2]

este estilo de diseo poco atractivo para aplicaciones operadas por batera, que requieren ejecuciones a muy baja frecuencia para preservar la vida de uso de dichas bateras. Reparto de carga Si tomamos como referencia el circuito de la figura 5.45, durante la fase de precarga el nodo de salida se situar a una tensin VDD . Si ahora suponemos que durante la evaluacin la entrada B permanece a 0, y que la entrada A slo conmuta en el semiciclo de evaluacin, la carga almacenada originalmente en el nodo de salida se redistribuir entre CL y Ca , lo que produce una cada de tensin en la salida (Vout) que no puede ser recuperada. Es lgico pensar que resulte deseable mantener el valor Vout por debajo de |VTp| . De esta manera, la salida de la puerta podra conectarse a un inversor esttico sin que el nivel ms bajo de Vout (VDD - Vout) produzca consumo esttico de potencia. Esto da lugar a la siguiente restriccin de diseo:

VTp Ca < 0.2 (5.55) CL VDD VTn Figura 5.45. Reparto de carga [2] Esta condicin no es difcil de conseguir al ser Ca normalmente menor que CL , dado que esta ltima, adems de la capacidad de difusin de drenador, incluye la capacidad de los hilos y la de fan-out.
Conexin en cascada de puertas dinmicas

Cuando conectemos en cascada un cierto nmero de puertas dinmicas van a surgir ciertos problemas, tal y como refleja la figura 5.46(a). En efecto, todas las salidas se ponen en alta durante la fase de precarga, lo que en el caso del ejemplo da lugar a que el PDN de la segunda etapa se ponga en conduccin. Si suponemos que la entrada In realiza una transicin 01 (figura 5.46(b)), al comienzo de la fase de evaluacin la salida Out1 comenzar a descargarse, pero no alcanzar el umbral de conmutacin hasta que dicha salida intermedia no se haga inferior a la tensin umbral del transistor de la segunda puerta, lo que crear durante un cierto tiempo un camino entre Out2 y GND, y este nodo se descargar (al menos parcialmente) de forma errnea. Al tratarse de una puerta dinmica el nivel correcto no podr recuperarse, dado que no existe mecanismo de restauracin del nivel lgico.
5.43

Puertas combinacionales en CMOS

Figura 5.46. Conexin en cascada de etapas lgicas dinmicas [2]

Es obvio que la causa de este problema reside en que los nodos de salida intermedios han de precargarse a 1. La puesta a 0 de las entradas de los transistores de las PDN resolveran este problema, al impedir ningn tipo de conduccin hasta la evaluacin. En otras palabras, se puede garantizar la operacin correcta si se fuerza a las entradas de los transistores de las PDN a hacer nicamente transiciones 01 durante la evaluacin. Para conseguir esto se han propuesto diferentes estilos de diseo, de los cuales presentaremos a continuacin los ms utilizados. Lgica domino Un mdulo lgico domino consta de un bloque dinmico seguido de un inversor esttico (figura 5.47). Esto asegura que todas las entradas al siguiente mdulo lgico estarn a 0 hasta que finalice la fase de precarga. De esta manera la nica transicin posible en las seales de puerta durante la evaluacin ser la 01. La introduccin del inversor esttico ofrece otras ventajas, como que el fan-out de la puerta es alimentado con un elemento de baja impedancia de salida (el inversor esttico), lo que mejora la inmunidad al ruido, pudiendo optimizarse adems para obtener una alta velocidad. De forma aadida, la lgica domino puede hacerse ms inmune a los efectos parsitos, tales como reparto de carga y fugas, introduciendo un transistor restaurador de nivel al inversor CMOS esttico. Esto se ilustra en la salida de la segunda de las etapas representadas en la figura 5.47. El CMOS domino puede resultar apropiado para circuitos complejos con amplios valores

Figura 5.47. Lgica CMOS domino con restaurador de nivel [2] 5.44

PUERTAS LGICAS CMOS

de fan-out, tales como ALUs (Unidades Aritmtico-lgicas) y circuitos de control complejos. Adems, con este estilo pueden alcanzarse altas velocidades de operacin, dado que slo se dan retardos para los flancos de subida de las salidas, mientras el tpHL permanece nulo. Esto ha conducido a que en el pasado se haya utilizado este estilo para circuitos integrados de muy alta velocidad, como el microprocesador BellMAC 32, desarrollado por At&T. En los ltimos aos, sin embargo, diseos puros de este estilo no son frecuentes, dado que su caracterstica de ofrecer salidas no invertidas hace difcil el diseo lgico con estas puertas. np-CMOS En lugar de utilizar un inversor esttico para asegurar que slo se produzcan transiciones de 01 durante la evaluacin, se puede explotar la dualidad entra las redes PDN y PUN. La salida de precarga de una red PDN es 1, lo que resulta un valor apropiado si constituye una entrada a un transistor PMOS de una red PUN (cortado ante dicho valor lgico). De forma similar, un valor de precarga 0 de un nodo de salida de una red PUN es un valor de entrada apropiado para una red PDN. La alternancia de circuitos dinmicos de uno u otro tipo, tal como muestra la figura 5.48, da lugar a la lgica np-CMOS. Este estilo lgico constituye la base de un tipo de diseo, Figura 5.48. Lgica dinmica np-CMOS [2] conocido como NORA, especficamente orientado hacia la realizacin de circuitos secuenciales. Una desventaja del estilo np-CMOS estriba en que los bloques con transistores de canal p resultan ms lentos que los de canal n, por la diferencia de movilidad de los portadores. La ecualizacin de los retardos de propagacin, sin embargo, es posible a costa de rea extra, que en todo caso se mantiene en valores inferiores a los del estilo domino al no requerir inversores. Los layouts resultantes son, de esta manera, muy densos y permiten alcanzar muy altas velocidades de operacin, resultando del orden del 20% ms rpidos que los diseos domino. Por ejemplo, el procesador Alpha de DEC, el primer microprocesador que alcanz los 250 MHz, haca un uso extensivo de la lgica np-CMOS.

3.3. Consumo de potencia en puertas CMOS

Hasta hace no muchos aos, el consumo de potencia era slo un aspecto secundario en el diseo de circuitos CMOS. No obstante, conforme la densidad y el tamao de los CIs se ha ido haciendo mayor, la dificultad de proporcionar un adecuada refrigeracin a los chips supone un coste aadido significativo para los sistemas y limita la funcionalidad que se puede proporcionar en un solo die. Como consecuencia de esto, las tcnicas para reducir el consumo de potencia de un diseo estn recibiendo cada vez ms atencin. De forma aadida, el cada vez mayor nmero de sistemas porttiles que requieren un bajo consumo para prolongar la vida de las bateras ha incrementado el inters por este aspecto. Al estudiar el inversor CMOS complementario ya hemos comentado las componentes de consumo de esta estructura. Estas consideraciones siguen siendo vlidas para puertas ms complejas, si bien habr que introducir algunas consideraciones adicionales. En concreto, el concepto de actividad de conmutacin ser esencial para estimar el consumo de un diseo CMOS, siendo de aplicacin tanto a estructuras estticas como dinmicas.
5.45

Puertas combinacionales en CMOS

Actividad de conmutacin de una puerta lgica

Sabemos que el consumo en CMOS va esencialmente asociado a las conmutaciones. Hemos calculado en una seccin previa el consumo dinmico de un inversor, que podemos expresar de la siguiente manera: 2 (5.56) Pdyn = CL VDD f 0 1 donde f01 es la frecuencia de las transiciones que consumen energa (las que extraen corriente de la fuente). Esta expresin sigue siendo vlida para puertas ms complejas, dado que la naturaleza del consumo de energa es idntica: la carga y descarga de las capacidades de salida. De esta expresin resulta obvio que el factor ms influyente es VDD, al depender el consumo de forma cuadrtica respecto a esta tensin. El clculo de la disipacin de una puerta compleja es complicado al intervenir el factor f01 , denominado actividad de conmutacin. Si bien tiene un clculo sencillo para un inversor, el problema se hace mayor conforme las puertas son ms complejas. En este sentido, la actividad de conmutacin de una red es una funcin de la naturaleza y la estadstica de las seales de entrada. Otros factores de influencia en la actividad son el estilo de diseo, la funcin a implementar y la topologa general de la red. Estos factores pueden ser incorporados a la expresin del consumo introduciendo una pequea modificacin en la misma: 2 2 (5.57) Pdyn = CL VDD f 0 1 = CL VDD P0 1 f donde f es la frecuencia promedio de eventos en las entradas y P01 la probabilidad de que una transicin resulte ser un evento 01. Consideremos una puerta NOR implementada en lgica CMOS complementaria. Si las entradas de la puerta tienen una distribucin uniforme de niveles altos y bajos, esto da lugar a que las cuatro combinaciones posibles para las entradas A y B (00, 01, 10 y 11) sean igualmente probables. De la tabla de una puerta NOR se deduce que la probabilidad de que la salida est en baja es 3/4, mientras que la de alta es 1/4. La probabilidad de una transicin en alguna de las seales de entrada que produzca en la salida una transicin consumista (01) se puede calcular del producto de la probabilidad de que la puerta est inicialmente en el estado 0 de salida, por la probabilidad de que la siguiente salida sea 1, es decir: 3 1 3 P0 1 = P0 P = (5.58) 1 = (1 P 1)P 1 = 4 4 16 La situacin es ms complicada cuando las seales de entrada no se distribuyen de forma equiprobable, lo que a menudo ocurre en circuitos lgicos consistentes en una cascada de etapas combinacionales. En estos casos la probabilidad de que una salida se iguale a 1 (P1) ser funcin de las distribuciones de entrada PA y PB (probabilidades de que las entradas A y B sean 1). Para la puerta NOR, esta relacin puede expresarse como: (5.59) P 1 = (1 PA )(1 P B) lo que se convierte en una expresin generalizada para la probabilidad de transicin como la siguiente:
P0 1 = (1 P 1)P 1 = 1 (1 PA )(1 P B ) (1 PA )(1 P B)

][

(5.60)

En la figura 5.49 se ilustra la probabilidad de transicin de salida de la puerta NOR (que es proporcional al consumo promedio de potencia) como una funcin de PA y PB. Este grfico presenta a las claras el impacto de las probabilidades de las entradas en la disipacin. Extendiendo esta forma de calcular las probabilidades de transicin en las salidas a otros conectivos lgicos, se pueden obtener estas probabilidades para otras puertas sencillas (AND, OR, EXOR), cuyos valores se presentan en la tabla 5.II.
5.46

PUERTAS LGICAS CMOS

Finalmente podemos mencionar la comparacin a efectos de disipacin entre una implementacin esttica y otra dinmica. En una implementacin dinmica, el nodo de salida siempre se precarga en cada ciclo de reloj, por lo que se consume potencia en esta operacin de precarga siempre que el condensador equivalente se haya descargado en el ciclo previo. Por tanto, se consume potencia cada vez que la salida se iguala a 0, por lo que el consumo en una puerta dinmica queda nicamente determinado por las Figura 5.49. Probabilidad de transicin de una probabilidades de nivel, no de transicin. En NOR de dos entradas [2] consecuencia, esta probabilidad ser siempre mayor que en el caso esttico, donde el valor resulta de un producto de probabilidades, ambas menores que la unidad. Las actividades de conmutacin de las puertas dinmicas bsicas se resumen en la tabla 5.III.

Tabla 5.II. Probabilidades de transicin de salida para puertas lgicas estticas [2]

Tabla 5.III. Probabilidades de transicin para puertas lgicas dinmicas precargadas [2]

Glitches (espigas) en circuitos CMOS estticos

En el apartado previo, para el clculo de las probabilidades no hemos considerado los retardos de propagacin de las puertas lgicas. Estos retardos pueden causar azares que se manifiestan como transiciones espreas (glitches y azares dinmicos), y que son consecuencia de la llegada en tiempos diferentes de seales con origen comn (reconvergentes). Estos azares contribuyen de forma significativa a la disipacin extra de potencia. Por la propia naturaleza de estos problemas, si todas las seales de entrada de una puerta cambian simultneamente no van a ocurrir glitches. Esto significa que un rediseo de la funcin lgica puede minimizar este problema, lo que queda ilustrado en la figura 5.50. La red de la parte izquierda de esta figura sufre este problema como resultado de la amplia disparidad de los tiempos de llegada de las seales de entrada a las puertas (suponiendo que todas las entradas primarias aparecen simultneamente). La red de la parte de la derecha, sin embargo, ecualiza mucho mejor los tiempos de llegada, lo que elimina la existencia de estos

5.47

Puertas combinacionales en CMOS

Figura 5.50. Ocurrencia de azares como consecuencia de la estructura lgica (los nmeros indican tiempo de llegada en unidades de retardo) [2]

problemas. Esta reorganizacin lgica para evitar los azares no suele ser, en general, una tarea sencilla.
Diseo CMOS de bajo consumo

Suponiendo que las corrientes de cortocircuito, los azares y las corrientes de prdidas quedan controladas por medio de aproximaciones apropiadas de diseo, la causa de consumo de potencia dominante en CMOS es la dinmica. Si suponemos adems que la frecuencia de funcionamiento es un parmetro fijo, el consumo de un diseo slo puede reducirse manipulando dos parmetros: la tensin de alimentacin y la capacidad efectiva (Ceff), que es el producto de la capacidad fsica de carga y la actividad de conmutacin (P01). El primero de los factores lo hemos tratado de forma repetida a lo largo de este tema y del anterior, discutiendo los lmites de reduccin de esta tensin y los compromisos con el comportamiento dinmico. En consecuencia, en lo que sigue nos referiremos slo a la estrategias de reduccin de Ceff. Reduccin de la capacidad efectiva Cuando el lmite inferior de la tensin de alimentacin est sujeto a restricciones externas, o cuando la degradacin de las prestaciones por este camino son intolerables, el nico medio de reducir la disipacin es disminuyendo la capacidad efectiva, bien disminuyendo la capacidad fsica o la actividad de conmutacin. Dado que la mayor parte de la capacidad de salida en los circuitos combinacionales es debida a las capacidades de los transistores (lo que cada vez es menos cierto conforme los dispositivos van teniendo menores dimensiones), esto significa que siempre que sea posible o razonable deberemos disear los transistores con dimensiones mnimas. Esto no es posible, como hemos visto, cuando las exigencias dinmicas requieren mayores geometras de los dispositivos de una puerta. Otra manera de reducir las capacidades es evitando el compartir recursos. Por ejemplo, las arquitecturas de buses compartidos, en donde cada una de las lneas de los buses tienen un alto valor de capacidad, no son deseables; desde un punto de vista de consumo, es preferible utilizar conexiones dedicadas punto a punto, lo que sin embargo tendr un efecto negativo sobre el rea ocupada. De nuevo nos encontramos ante la disyuntiva rea frente a potencia, que deberemos resolver en cada caso concreto. La actividad de conmutacin es el otro parmetro que puede servirnos para minimizar la capacidad efectiva y, consecuentemente, la disipacin. La eleccin de un estilo u otro de diseo puede resultar definitiva en este aspecto, si bien no es el nico factor a considerar por los diseadores. Por ejemplo, los circuitos dinmicos exhiben una actividad mayor de conmutacin, lo que queda agravado por las numerosas conexiones de reloj que realizan transiciones en cada ciclo.
5.48

PUERTAS LGICAS CMOS

3.4. Eleccin de un estilo de diseo

Cada uno de los estilos de diseo presentados en este apartado tiene sus ventajas e inconvenientes. La eleccin de un estilo particular depender de factores tan diversos como: facilidad de diseo, robustez, rea, velocidad, disipacin, requerimientos de sincronizacin, funcionalidad, fan-out, facilidad de test, etc. Hay que indicar que ninguno de los estilos optimiza todas estas variables al mismo tiempo. La aproximacin esttica tiene como ventaja importante la robustez ante el ruido. Esto hace que el proceso de diseo sea bastante tolerante a fluctuaciones y tolerancias de los parmetros, lo que permite introducir en el diseo un alto grado de automatizacin. Por contra, desventajas del estilo CMOS complementario son que, en realizaciones de puertas con grandes valores de fan-in, el coste es alto en rea y caractersticas dinmicas. La aproximacin pseudo-NMOS, por contra, es ms simple y rpida, a expensas de mrgenes reducidos de ruido y existencia de disipacin esttica. La lgica dinmica, por su parte, permite la implementacin de puertas complejas rpidas y econmicas en rea. Sin embargo, adolecen de efectos parsitos tales como el reparto de carga, que hacen del proceso de diseo una tarea delicada. Adems, la prdida de carga obliga a un refresco peridico, lo que impone un lmite inferior a la frecuencia de funcionamiento. Para finalizar, indicar que la tendencia actual apunta hacia un uso creciente de CMOS complementario, tendencia inspirada por el uso cada vez mayor de herramientas de automatizacin. Estas herramientas hacen nfasis en la optimizacin al nivel lgico ms que al nivel de circuito y priman fundamentalmente la robustez. Otro argumento a favor de esta opcin estriba en que el CMOS esttico es ms apropiado para el escalado de tensin, como se ha comentado con anterioridad.

4. ESTRUCTURAS BIESTABLES BSICAS

La construccin de sistemas secuenciales requiere el uso de circuitos biestables (elementos de memoria) que permiten que la salida sea funcin, no slo de las entradas actuales, sino de la historia de entradas en ciclos previos. Estos elementos sern los responsables de almacenar las variables de estado de este tipo de sistemas. En este apartado presentaremos de manera muy breve las estructuras biestables bsicas, construidas a partir de puertas lgicas (inversores en muchos casos) e interruptores. Comenzaremos por las estructuras estticas, en donde el estado permanece de forma indefinida sin necesidad de refresco, y presentaremos a continuacin las estructuras dinmicas, en donde los valores lgicos quedan depositados como cargas en capacidades que han de ser peridicamente refrescadas.

4.1. Latches y registros estticos

Latches basados en multiplexores

La tcnica ms robusta y comn de construir un latch en circuitos integrados digitales comporta el uso de multiplexores construidos a partir de interruptores e inversores. La figura 5.51 muestra una implementacin de latches estticos positivos y negativos, es decir que escriben datos en los niveles 1 y 0 de reloj, respectivamente. En el circuito positivo de la parte derecha de la figura, el valor de entrada se transmitir a la salida (el latch ser transparente) siempre que el reloj se encuentre en 1, mientras que la realimentacin mantendr su valor en el nivel complementario de reloj.
5.49

Estructuras biestables bsicas

Figura 5.51. Latches negativo y positivo basados en multiplexores [2]

Una implementacin al nivel de transistor de un latch positivo de este tipo se muestra en la figura 5.52. La funcin de multiplexado se implementa mediante dos interruptores (puertas de transmisin) CMOS, controladas por dos seales que los activan alternativamente. Es importante resear que el tamao de los transistores no es un factor crtico para realizar la funcionalidad correcta. Por otra parte, el nmero de transistores que el reloj controla es una medida importante desde un punto de vista de consumo de potencia, dado que todo reloj tiene un factor de actividad unitario (el mximo). Desde esta perspectiva, la estructura de la figura 5.52 no es muy eficiente, dado que representa una carga de cuatro transistores para la seal de reloj.

Es posible reducir la carga del reloj en dos transistores utilizando transistores nicos de paso (NMOS-only) en los multiplexores, tal como se ilustra en la figura 5.53. Cuando la

Figura 5.52. Implementacin de un latch positivo con puertas de transmisin [2]

Figura 5.53. Latch NMOS basado en multiplexor usando transistores nicos de paso [2]

5.50

PUERTAS LGICAS CMOS

Figura 5.54. Registro disparado a flancos positivos basado en una configuracin master-slave [2]

seal de reloj est en alta, el latch muestrea la seal de entrada, abrindose simultneamente la realimentacin; en el nivel bajo de reloj la entrada se desconecta y el lazo de realimentacin se cierra. Frente a esta simplicidad, esta estructura presenta el problema de degradar el nivel alto de tensin a la entrada del primer inversor (VDD - VTn), lo que penaliza el margen de ruido y las prestaciones de conmutacin, especialmente cuando VDD tiene un valor pequeo y VTn un valor elevado. Tambin da lugar a una disipacin esttica en el primer inversor, dado que con esa tensin de alta el dispositivo PMOS del inversor no queda completamente cortado.
Registros master-slave disparados a flancos

La aproximacin ms comn para construir un registro disparado a flancos es utilizar una configuracin master-slave, tal como se muestra en la figura 5.54. El registro consta de una cascada de dos latches, uno negativo (master) y otro positivo (slave). El reloj hace alternativamente transparente una y otra etapa en cada uno de los semiciclos, y el resultado es que el valor lgico a la entrada del circuito se almacena en el estado (salida) en cada flanco positivo de reloj. La implementacin de cada uno de los latches de que consta el registro puede realizarse de cualquiera de las dos formas indicadas con anterioridad (puertas de transmisin CMOS o transistor nico de paso). La estructura presentada presenta problemas si las seales de reloj no son perfectas, es decir, si el inversor que proporciona la seal de reloj complementada tiene un retardo apreciable, o si la influencia de las conexiones y las capacidades de carga producen un desplazamiento entre los flancos de ambas seales. Este efecto, conocido como sesgo de reloj (clock skew), produce el que ambas seales de reloj se solapen, tal como se muestra en la figura 5.55(b) para una estructura de transistores nicos de paso que se ilustra en la parte (a) de esa figura. Este hecho provoca dos tipos de fallos: Cuando el reloj va a alta, la segunda etapa debe parar de muestrear la salida de la primera y mantener el estado. Sin embargo, dado que ambos relojes estn simultneamente en alta durante un corto intervalo de tiempo, ambos transistores de paso conducen y la entrada se transmite a la salida. Como resultado, el dato en la salida puede cambiar en el flanco positivo de reloj, lo que resulta indeseable en una estructura que debe disparar a flancos negativos, como es el caso. A este tipo de problemas se les conoce como condiciones de carrera (race), y hace que la salida pueda conmutar a un valor determinado por el ruido en la entrada (azar persistente). Una de las ventajas del registro basado en multiplexores es que el lazo de realimentacin se abre durante el muestreo, con lo que el tamao de los dispositivos ya se ha indicado
5.51

Estructuras biestables bsicas

Figura 5.55. Registro master-slave basado en transistores nicos de paso, y solape de las fases de reloj [2]

que no resulta un factor crtico para la funcionalidad (no tienen que competir con otros dispositivos). Sin embargo, cuando existe solape en las seales de reloj, el nodo A recibe seal de D y B simultneamente, resultando un estado indefinido. Estos problemas pueden solventarse utilizando fases de reloj no solapantes, tal como se ilustra en la figura 5.56. El mantenimiento del estado en el intervalo temporal en el que ambas fases estn en baja recae en las capacidades parsitas de los nodos intermedios, y de ah la denominacin de registro pseudo-esttico que recibe esta alternativa. Finalmente, siempre es posible construir estructuras estticas biestables mediante la interconexin de puertas realimentadas, segn los esquemas conocidos de celdas biestables SR, JK, D o T. Las implementaciones pueden realizarse en este caso en cualquiera de los estilos lgicos revisados a lo largo de este tema, y en cualquier caso la cuenta de transistores por funcin ser sensiblemente mayor a la de los esquemas presentados en este apartado.

Figura 5.56. Fases de reloj no solapantes para registros pseudoestticos [2]

5.52

PUERTAS LGICAS CMOS

Figura 5.57. Registro dinmico disparado a flancos [2]

4.2. Latches y registros dinmicos

El almacenamiento de un estado en un circuito secuencial esttico se basa en el hecho de que un par de inversores realimentados constituye un elemento biestable que puede utilizarse para memorizar indefinidamente valores binarios; el aspecto clave en este caso es, por tanto, la realimentacin entre los circuitos de puerta. Cuando los registros se utilizan en estructuras de computacin que son constantemente sincronizadas con seales de reloj, el requerimiento de que una celda de memoria haya de mantener un estado por un periodo extenso de tiempo puede relajarse. Esto da como resultado una clase de circuitos basados en el almacenamiento temporal de carga en condensadores parsitos, siguiendo un principio idntico al que subyace en la lgica dinmica: el valor lgico se asocia a la carga de un condensador, y no a una conexin de los nodos a uno de los extremos de alimentacin. Dado que por desgracia los condensadores no son ideales, siempre se producen prdidas que hacen que la carga se mantenga slo por un tiempo limitado (del orden de milisegundos), lo que le confiere un carcter dinmico al valor lgico almacenado y exige el refresco peridico del mismo. Un registro disparado a flancos completamente dinmico basado en el concepto masterslave se ilustra en la figura 5.57. Cada etapa es tan sencilla como una puerta de transmisin CMOS seguida de un inversor. En este caso no existen realimentaciones, y son las capacidades parsitas de los nodos intermedios las que mantienen el valor lgico en cada ciclo de operacin. Esta implementacin resulta particularmente eficiente, dado que requiere nicamente ocho transistores, lo que la hace especialmente atractiva en sistemas de altas prestaciones y bajo consumo. Incluso las puertas de transmisin pueden sustituirse por transistores nicos de paso para simplificar an ms la estructura. El problema de la implementacin de registro dinmico presentada en la figura 5.57 vuelve a ser su sensibilidad al solape de las fases de reloj, que de nuevo y por las mismas razones antes apuntadas pueden dar lugar a condiciones de carrera. Una forma de evitarlas es utilizar la estructura master-slave disparada a flancos que se ilustra en la figura 5.58. este circuito se conoce como registro C2MOS (Clocked CMOS) y opera de forma muy similar al circuito previo, con una importante diferencia, y es su insensibilidad al solape entre las fases de reloj siempre que los tiempos de subida y de bajada de los flancos de reloj sean suficientemente cortos.

5.53

Interconexiones y parsitos

Figura 5.58. Registro positivo master-slave C2MOS [2]

5. INTERCONEXIONES Y PARSITOS
Adems de los transistores, las conexiones entre los diferentes componentes juegan un papel determinante en las prestaciones de los circuitos integrados, mucho ms en las tecnologas submicrnicas. Se pueden realizar conexiones dopando intensamente regiones del substrato, o depositando patrones de metal o polisilicio en capas sucesivas sobre la oblea, aisladas entre s por capas alternadas de aislante. Por vas entendemos las ventanas que se abren en el aislante de separacin entre capas de conexiones para hacer posible la continuidad de las seales de una capa a otra. La figura 5.59(a) ilustra un esquema de distintos niveles conectados mediante vas, y la parte (b) de esa misma figura muestra una microfotografa de la seccin de un circuito integrado con cuatro niveles de metal. Las lneas metlicas, adems de ser vehculo de seales, se utilizan para la alimentacin a travs del chip. Estos hilos metlicos tienen una disponibilidad limitada en cuanto a conduccin de corriente, debido sobre todo al fenmeno de la electromigracin. Este fenmeno consiste en que una corriente continua en un metal, establecida durante un periodo amplio de tiempo, produce el transporte de iones metlicos que generan colisiones, lo que a niveles altos de corriente puede dar lugar a desplazamientos del metal, llegando a producir roturas del hilo o cortocircuitos con otros hilos. En pequeos diseos la electromigracin no supone un gran problema, pero en diseos mayores la anchura de los hilos metlicos de alimentacin s que puede ser un parmetro crtico para asegurar el funcionamiento a largo plazo del circuito. La incidencia de estos fallos pueden cuantificarse a travs del parmetro tiempo medio de fallo para los hilos metlicos (tiempo necesitado para que la mitad de los sitios de test fallen) que es una funcin de la densidad de corriente. Bajo las reglas SCMOS, los hilos no

5.54

PUERTAS LGICAS CMOS

(a) Figura 5.59. Conexiones y vas en un C.I. [1]

(b)

deben soportar corrientes superiores a 1.5 mA por micra de ancho (en direccin perpendicular al flujo de corriente).

5.1. Parsitos de las conexiones

Al igual que los transistores, las conexiones y vas tambin introducen parsitos de tipo capacitivo, resistivo e inductivo. Los de tipo inductivo no suponen un gran problema en primera instancia (en una aproximacin bidimensional), siendo slo significativos en las conexiones de los encapsulados de los circuitos integrados. Los parsitos de inters en las conexiones son los de tipo resistivo y capacitivo y, por desgracia, van siendo cada vez ms importantes conforme se reducen las dimensiones de los dispositivos, llegando a tener una influencia dominante en la operacin de los circuitos realizados en tecnologas profundamente submicrnicas. El efecto que producen estos parsitos en la conducta de los circuitos es doble: una introduccin de ruido adicional que afecta a la fiabilidad del circuito, ms un incremento de los retardos de propagacin. Estos problemas se agravan por el hecho de que las mejoras en las tecnologas dan lugar a dies cada vez mayores, lo que a su vez incide en un incremento en la longitud promedio de las interconexiones lejanas, con un impacto negativo en las prestaciones de los circuitos. La capacidad de los hilos de interconexin es sin duda el parsito ms importante, al influir de manera directa en los retardos de propagacin, tal como hemos analizado a lo largo de todo este tema. Pero adems, los condensadores parsitos formados entre las conexiones de las diferentes capas introducen un efecto de acoplamiento entre seales denominado crosstalk, que es una causa importante de ruido que afecta a la fiabilidad del diseo. Analizaremos en este apartado los diferentes tipos de conexiones, y cuantificaremos el valor de los parsitos atribuibles a cada uno de ellos. La capacidad de las conexiones realizadas por difusin en el substrato se debe a las regiones de carga espacial asociadas a las uniones pn que se forman en las fronteras de estas zonas con el substrato. Para medir de forma precisa la capacidad total ha de considerarse por separado la debida al fondo y a la parte lateral del hilo, tal como se ilustra en la figura 5.60; la componente del fondo exigir la medida del rea de la regin, y la de la parte lateral una medida del permetro. Esta capacidad de unin tiene una dependencia bien conocida con la tensin de polarizacin inversa (Vr), que en el caso de una unin abrupta tiene la forma:

5.55

Interconexiones y parsitos

(5.61) xd 0 Vr 1+ Vbi donde Cj0 es la capacidad de unin a tensin nula y xd0 es la anchura de la regin de carga espacial a tensin nula. Dado que estas capacidades varan con la tensin de polarizacin de la unin, suelen considerarse los valores de peor caso. Cabe recordar en este punto que las capacidades de las regiones de fuente y drenador de los transistores se cuantifican de igual manera que las de los hilos difundidos.
siendo

C j (Vr ) =

Cj0

Cj0 =

Si

Figura 5.60. Capacidades de las regiones de difusin (de unin) [2]

El mecanismo de capacidad para los hilos metlicos y de polisilicio es el conocido del condensador plano-paralelo. Las capacidades pueden formarse entre hilos de conexin y sustrato o entre conexiones, ya sea en distintos niveles o en el mismo nivel. En tecnologas convencionales la capacidad dominante se produce entre polisilicio (o metal) y substrato, con el aislante de por medio. Sin embargo, conforme el nmero de niveles de metal se incrementa, los parsitos hilo a hilo son ms importantes y dependen del rea de solape entre estos hilos, en horizontal o vertical. Para el clculo de la capacidad entre un hilo y el sustrato podemos pensar en Figura 5.61. Modelo de condensador plano-paralelo adoptar, en primera instancia, un modelo para las conexiones [2] de condensador plano-paralelo infinito (figura 5.61), siempre que la dimensin W sea mucho mayor que el espesor del hilo (H). Los cambios de los campos en los extremos (efectos de bordes) no pueden despreciarse, sin embargo, a medida que avanza el escalado y la seccin de los hilos tiene una relacin de aspecto (W/H) cada vez ms parecida a la unidad (el factor de escala aplicado a la dimensin H suele ser menor que el aplicado a W para minimizar los valores de resistencia de los hilos). En consecuencia, dichos efectos de borde han de ser tenidos en cuenta aadiendo una capacidad de margen (fringe) por unidad de permetro del hilo, en el plano paralelo al sustrato, para cuyo clculo el hilo se modela como un conductor cilndrico con un dimetro igual al espesor del hilo (figura 5.62(a)). De esta manera, la capacidad total se aproxima como la suma de dos componentes (figura 5.62(b)): un condensador plano-paralelo con una placa de anchura W-H/2 (al que se debe el campo perpendicular a la superficie), y una capacidad de borde modelizada mediante el conductor cilndrico de dimetro H. El otro parsito de los hilos, la resistencia, tambin se calcula a partir de los tamaos en el layout. La unidad de resistividad es /cuadrado
5.56 Figura 5.62. Modelo de descomposicin de la capacidad en los trminos de placa y de margen (fringe) [2]

PUERTAS LGICAS CMOS

(sin especificar la unidad de superficie), dado que la resistencia de un cuadrado de material es la misma cualquiera que sea su tamao. La figura 5.63 muestra, a modo de ejemplo, dos hilos de conexin construidos con polisilicio (tramo recto superior) y difusin tipo p (hilo en codo). Tomando como referencia la tabla de parmetros fsicos del proceso de 0.5 m incluida en el Apndice 2 del tema 4, se pueden calcular las resistencias totales de estas dos conexiones sumando las resistencias de cada cuadrado y Figura 5.63. Ejemplo de clculo considerando los cuadrados de las esquinas como si de resistencias en conexiones [1] aportaran la mitad de la resistividad de un cuadrado en un segmento recto (los electrones en las esquinas recorren en promedio menos camino de material). El resultado que obtenemos es de 24 para la conexin de polisilicio (tiene una longitud de 18 ), y de 11 para la conexin debida a la difusin. Por ltimo, las vas tambin aaden resistencias, cuyos valores se aproximan por 0.5 en las vas metal1-metal2, y por 2.5 en las vas metal1-poly, en la tecnologa referida de 0.5 m.

5.2. Conexiones y retardos: modelo de Elmore

A efectos del clculo de la influencia de las conexiones en el retardo de una puerta lgica, representaremos dichas conexiones mediante un modelo de parmetros distribuidos, es decir, una lnea de transmisin RC que modeliza el hilo como una sucesin de secciones infinitesimales de resistencia y capacidad. Con este modelo estaremos en disposicin de calcular de forma precisa el retardo a travs de hilos muy largos. Elmore defini el retardo a travs de una red lineal cualquiera como el primer momento de la respuesta al impulso de la red, cuya expresin es:

E = t Vout (t ) dt
0

(5.62)

Esta forma de definir el retardo ajusta de forma precisa el resultado de las simulaciones de las conexiones en los circuitos integrados. Para poder hacer los clculos, es necesario dividir el hilo en n secciones de resistencia r y capacidad c (figura 5.64), y el retardo se calcular a partir de una suma de productos RC, donde cada resistencia se multiplica por la suma de todos los condensadores posteriores en el hilo. Con valores idnticos de resistencia y capacidad en cada seccin, el valor del retardo ser: n 1 E = r (n i )c = rc n(n 1) (5.63) 2 i =1

Figura 5.64. Lnea de transmisin RC para el clculo del retardo de Elmore [1]

5.57

Interconexiones y parsitos

De esta expresin se pone de manifiesto que el retardo crece con el cuadrado de la longitud del hilo, que ser un factor determinante para el comportamiento dinmico de la puerta conectada. Tambin resulta obvio que conviene utilizar materiales con el producto RC ms bajo posible, por lo que el aluminio y el dixido de silicio se estn reemplazando en las interconexiones de los circuitos de tecnologas ms avanzadas por cobre y aislantes de baja constante dielctrica.

REFERENCIAS
[1] [2] [3] W. Wolf. Modern VLSI Design. Systems-on-Chip Design (3e). Prentice Hall. 2002. ISBN: 0-13-061970-1. J.M. Rabaey, A. Chandrakasan y B. Nikolic. Digital Integrated Circuits. A Design Perspective (2e). Prentice Hall. 2003. ISBN: 0-13-090996-3. S.M. Kang y Y. Leblebici. CMOS Digital Integrated Circuits (3e). McGraw-Hill. 2003. ISBN: 0-07-246053-9.

5.58

PUERTAS LGICAS CMOS

APNDICE
Tecnologa CMOS de 1.2 m

NOTA:

Tal como queda en evidencia de los datos anteriores, los parmetros del modelo manual no coinciden con los expresados en el modelo de nivel 2, en particular el k y el . La razn se encuentra en una correccin que se ha introducido en los parmetros dominantes del transistor (justamente k y ) de cara a poder seguir utilizando con un mnimo de precisin las sencillas ecuaciones del modelo analtico de MOSFET (aplicables a transistores de canal largo), tomando en consideracin no obstante los efectos de canal corto que este modelo no incorpora. Por otra parte, y de cara a la obtencin de las caractersticas dinmicas, dado que las prestaciones de un circuito digital MOS quedan determinadas de forma sustancial por la corriente mxima disponible (VGS = VDS = VDD), es esencial que modelo y comportamiento real tensin-corriente se igualen sobre todo en esta regin. La idea queda reflejada en la figura inferior para una tensin de alimentacin de 5 V. A partir de la curva del transistor de canal corto, se propone un transistor de canal largo que proporcione la misma corriente para VGS = VDS = 5 V, y cuya pendiente iguale a la del transistor real en dicha regin. De esta correspondencia extraeremos los valores empricos para k y . Obviamente, este modelo dar lugar a errores sustanciales cuando se utilice en otras regiones (cuando VGS presente valores pequeos), o cuando vare la tensin de alimentacin. Asimismo, cuando se trate de determinar caractersticas estticas precisas (por ejemplo, la curva VTC), ser necesario emplear el modelo completo de nivel 3 o BSIM. En suma, los valores indicados para el modelo manual se podrn utilizar en la determinacin de las prestaciones, y se han extrado para una tensin de alimentacin de 5 V, y para transistores NMOS y PMOS con geometras idnticas (W = 2.0 m , L = 1.2 m).

A.1