EL245 CIRCUITOS LÓGICOS DIGITALES

Funciones de lógica combinacional

1. Diseñar un circuito sumador medio y un sumador completo de un bit.

2. Diseñar un circuito sumador de 4 bits a partir del sumador medio y el sumador completo de un bit.
Describir en VHDL usando el estilo estructural.

3. Diseñar un circuito comparador de dos números de dos bits, A(a1a0) y B(b1b0). El circuito debe
tener tres salidas: Ma=1 si A>B, Ig=1 si A=B y me=1 si A<B. Describir en VHDL un comparador de 2
y 4 bits.

4. Diseñar un decodificador de 3 a 8 con entrada habilitadora

usando decodificadores de 2 a 4 del tipo que se muestra en la
figura 1.

5. Diseñar un decodificador de 5 a 32 usando decodificadores

de 3 a 8 (figura 2) y un decodificador de 2 a 4 (figura 1).

6. Implementar las siguientes funciones lógicas usando decodificadores 74LS138 y el menor número
de compuertas básicas de hasta dos entradas.
a) 𝐹1 = ∑3(1,3,5,6)
b) 𝐹2 = ∑4(2,5,7,9,12,14)
c) 𝐹3 = ∑4(1,5,9,12,15)

7. Implementar las siguientes funciones lógicas de dos formas: primero usando decodificadores
74LS138 y el menor número de compuertas NAND y segundo usando decodificadores 74LS138 y
el menor número de compuertas NOR de dos entradas.
a) 𝐹1 = ∑4(0,2,7,9,11,14)
b) 𝐹2 = ∏4(1,4,6,11,15)
c) 𝐹3 = ∑4(1,3,8,13,15)

8. Implementar un multiplexor de 8 a 1 usando multiplexores de 4 a 1.

9. Implementar las siguientes funciones booleanas usando multiplexores y el menor número de

compuertas de hasta dos entradas:
a) 𝑓(𝑎, 𝑏, 𝑐) = ∑3(0,1,2,5,7) usando un MUX de 2 a 1.
b) 𝑓(𝑎, 𝑏, 𝑐, 𝑑) = ∑3(0,1,7,8,9,11,13) usando un MUX de 8 a 1, con variables de selección a, c, d.

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c) 𝑓(𝑎, 𝑏, 𝑐, 𝑑) = ∑4(0,1,7,8,9,11,13) usando un MUX de 4 a 1, con variables de selección b, c.
d) 𝑓(𝑎, 𝑏, 𝑐, 𝑑) = ∑4(0,7,9,11,12) + 𝑑(1,3,6,10,15) usando un MUX de 4 a 1 con variables de
selección b, d.
e) 𝑓(𝑎, 𝑏, 𝑐, 𝑑) = ∏4(0,4,6,7,8,9,10,13) . 𝐷(1,3,14) usando un MUX de 4 a 1 con variables de
selección b, d.

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