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• Supervise y controle con precisión el nivel de rendimiento del procesador requerido para
una determinada carga de trabajo o aplicación.
• Controle varios voltajes de suministro en función del nivel de rendimiento El despliegue
rápido de estas técnicas avanzadas de administración de energía requiere la
estandarización de la interfaz. Esta especificación del Protocolo de interfaz de
administración de energía del sistema (Protocolo SPMI) aborda la estandarización de la
interfaz de hardware.
El protocolo SPMI tiene una amplia gama de aplicaciones que se distribuyen en industrias que
necesitan una mejor administración de energía. El protocolo SPMI se utiliza en teléfonos
inteligentes, dispositivos portátiles y otros dispositivos electrónicos portátiles. Los teléfonos
inteligentes y los dispositivos portátiles utilizan el protocolo SPMI para controlar la potencia de
los sensores. Los teléfonos inteligentes de gama alta ya tienen múltiples dispositivos en los
diseños y pueden requerir hasta 20 líneas de señal. Cada uno de estos con pines de
alimentación independientes puede causar problemas. De manera similar, la mayoría de los
dispositivos electrónicos portátiles necesitarían una interfaz de administración de energía
para optimizar el consumo de energía y reducir el número de pines. Esto requiere la interfaz de
administración de energía avanzada estandarizada.
Las secuencias estarán compuestas por los siguientes cinco eventos que ocurren en orden:
1. Arbitraje de autobuses
2. Transmisión de la Condición de Inicio de Secuencia (SSC)
3. Transmisión de tramas (trama de comando y una o más tramas de datos)
4. Transmisión de ACK/NACK para secuencias de comandos.
5. Transmisión de un ciclo de estacionamiento de autobuses
La condición de inicio de secuencia será una condición única en el bus identificada por un
flanco ascendente seguido de un flanco descendente en SDATA mientras SCLK permanece en
un nivel lógico bajo. El SSC es utilizado por un Esclavo o maestro para identificar el inicio de una
secuencia de comando. SDATA es conducido por el Bus Owner Master a un nivel lógico uno por
un período SCLK int , luego a niveles lógicos 0 por un período SCLK int mientras mantiene el
SCLK en cero lógico.
(Fig. 3)
• Los marcos de datos y direcciones constan de 9 bits con 8 bits de datos o direcciones y
un único bit de paridad.
(figura: 4)