Cisneros Si LF

Soluciones al Paradigma de
Diseño de Sistemas
Digitales FGMOS
Presenta:
Luis Fortino Cisneros Sinencio
Tesis sometida como requisito parcial para obtener el grado de

Doctor en Ciencias en la especialidad de Electrónica, en el
Instituto Nacional de Astrofísica, Óptica y Electrónica
Supervisada por:
Dr. Alejandro Díaz Sánchez
Dr. Jaime Ramírez Angulo
Tonantzintla, Puebla, Agosto de 2010
©INAOE 2010
Derechos Reservados
El autor otorga al INAOE el permiso de
reproducir y distribuir copias de esta tesis en su
totalidad o en partes mencionando la fuente.
Agradecimientos
Al CONACyT, por el financiamiento otorgado para la realización de este

trabajo, como parte de la tesis de doctorado en ciencias en el área de
electrónica.
Al INAOE, por brindarme el espacio y la formación en el ámbito científico, por

alimentar mi necesidad de explorar los espacios del conocimiento.
A mis asesores, Dr. Alejandro Díaz Sánchez y Dr. Jaime Ramírez Angulo,
por tener paciencia ante mis dudas, por su guía cuando parecía encontrar un
callejón sin salida.
Al Centro de Micro y Nano Electrónica de la Universidad Veracruzana, por su

apoyo para la conclusión de esta tesis.
A mis estudiantes, porque su ansia de conocimiento guió mis pasos a nuevos

caminos.
i
Dedicatorias
A mis padres, por estar siempre conmigo brindándome su amor y apoyo, por
darme la formación que ha sido herramienta fundamental en todos mis
logros, por fomentar en mí el deseo de saber y abrir las puertas del mundo
ante mi curiosidad insaciable.
A mi familia, que me han dado la oportunidad de descubrir lo que me gusta, y

me han apoyado en mi dedicación para conseguirlo.
A mis amigos, que siempre están, estuvieron y seguirán estando

brindándome cariño y soporte.
ii
Índice
AGRADECIMIENTOS ..................................................................................... I
DEDICATORIAS ............................................................................................. II
ÍNDICE ........................................................................................................... III
SUMARIO ....................................................................................................... 1
S.1 PLANTEAMIENTO DEL PROBLEMA .............................................................. 3

S.2 OBJETIVOS .............................................................................................. 3
S.3 ORGANIZACIÓN DE LA TESIS ..................................................................... 4
CAPÍTULO 1 UNA SOLUCIÓN INMERECIDAMENTE DESCARTADA ........ 5
1.1 CORRIENTE DE FUGA: UN PROBLEMA AGRAVADO ....................................... 5

1.2 CAPACITANCIAS PARÁSITAS: UNA CUESTIÓN DE PESO ................................ 8
1.3 UNA SOLUCIÓN PERNICIOSA ................................................................... 10
1.4 VARIABILIDAD: UN NUEVO VILLANO A ESCENA .......................................... 13
1.5 ELIMINACIÓN DE CARGA ATRAPADA EN TRANSISTORES FGMOS ............... 13
1.6 LA INNEGABLE NECESIDAD DE SABER ...................................................... 15
1.7 RESUMEN .............................................................................................. 16
CAPÍTULO 2 TRAZANDO EL CAMINO A UN SISTEMA DIGITAL FGMOS

COMPETITIVO ............................................................................................. 17
2.1 UN TRANSISTOR FGMOS MEJORADO ..................................................... 17

2.2 UN SISTEMA DE DECISIÓN ROBUSTO AL RUIDO ........................................ 19
2.3 HERRAMIENTAS PARA DISEÑO CON TRANSISTORES FGMOS .................... 20
2.4 LLEVANDO LA TEORÍA A LA REALIDAD....................................................... 21
2.4 RESULTADOS ......................................................................................... 23
2.6 RESUMEN .............................................................................................. 25
iii
CAPÍTULO 3 NECESIDAD DE SABER ....................................................... 27
3.1 EN EL CAMINO A UN MODELO CONFIABLE ................................................. 27

3.2 UN MODELO DE SIMULACIÓN REALISTA .................................................... 29
3.3 COMPARACIÓN DE RESULTADOS ............................................................. 32
3.4 RESUMEN .............................................................................................. 37
CAPÍTULO 4 UNA FAMILIA FGMOS ROBUSTA........................................ 39
4.1 MODULACIÓN DEL VOLTAJE DE UMBRAL EN TRANSISTORES FGMOS ......... 39

4.1.1 Modulación por Tunelado Fowler-Nordheim ................................. 40
4.1.2 Compuertas Dinámicamente Flotantes ......................................... 41
4.1.3 Transistores FGMOS Auto-Polarizados ........................................ 43
4.2 COMPUERTAS FGMOS AUTO-POLARIZADAS ........................................... 44
4.3 PROGRAMACIÓN EN COMPUERTAS FGMOS............................................. 47
4.4 VEHÍCULOS DE PRUEBA .......................................................................... 50
4.5 RESULTADOS ......................................................................................... 54
4.5.1 Características de Conmutación ................................................... 55
4.5.2 Características de DC ................................................................... 58
4.5.3 Corriente de Corto-Circuito ........................................................... 60
4.5.4 Comparación de Características ................................................... 63
4.6 RESUMEN .............................................................................................. 67
CAPÍTULO 5 UN NUEVO ESTILO DE DISEÑO, UNA NUEVA FILOSOFÍA

DE DISEÑO .................................................................................................. 69
5.1 FILOSOFÍA DE DISEÑO ............................................................................ 69

5.2 IMPLEMENTACIÓN DE SISTEMAS VLSI FGMOS ........................................ 73
5.3 EJEMPLOS DE DISEÑO ............................................................................ 75
5.3.1 Registro Serie-Paralelo ................................................................. 76
5.3.2 Compresor de productos parciales de 16 X 16 bits ...................... 79
5.4 COMPARACIÓN DE RESULTADOS ............................................................. 84
5.5 RESUMEN .............................................................................................. 88
iv
CAPÍTULO 6 CONCLUSIONES ................................................................... 89
6.1 APORTACIÓN PRINCIPAL ......................................................................... 89

6.2 CONCLUSIONES GENERALES ................................................................... 89
6.3 TRABAJO FUTURO .................................................................................. 94
APÉNDICE A EL TRANSISTOR FGMOS: TEORÍA Y ANTECEDENTES ... 95
ÍNDICE DE FIGURAS ................................................................................. 103
ÍNDICE DE TABLAS .................................................................................. 106
PUBLICACIONES ...................................................................................... 107
REFERENCIAS .......................................................................................... 108
v
vi
SUMARIO
Sumario
A
penas descubierto el bulbo comenzó una carrera sin precedente en
el procesamiento de información. Del envío de voz e imágenes a las
redes masivas de procesamiento de datos, los avances de la ciencia
y la tecnología en el siglo XX fueron vertiginosos. La idea de producir
dispositivos multifuncionales pequeños y de bajo consumo de energía se ha
convertido en la demanda del usuario final. Se ha avanzado. De los enormes
radios de consola de varios bulbos, a la telefonía celular con servicios de
internet, televisión y radio; la distancia recorrida es enorme, pero la demanda
es mayor. En esta carrera, es posible que las expectativas lleven la delantera
con respecto de las posibilidades de los proveedores en una especie de
inversión en la carrera tecnológica. Ya no es lo que la ciencia y la tecnología
ofrezcan, sino lo que el consumidor demanda. Se han logrando avances
importantes, pero las posibilidades están llegando al límite y las opciones se
agotan mientras la demanda aumenta.
Una de las ideas surgidas en este estrepitoso andar es el empleo de

transistores de compuerta flotante. Estos dispositivos han ofrecido sus
beneficios en algunos campos de la electrónica, pero la exploración de sus
bondades, aún no concluye. En sistemas digitales, los transistores de
compuerta flotante han mostrado ventajas interesantes. La lista de mejorías
va desde aplicaciones de muy bajo voltaje hasta lógicas reprogramables en
tiempo real, todo ello con un consumo mínimo de área y potencia. Sin
embargo, el principal obstáculo ha sido la incertidumbre en algunos aspectos
1
SUMARIO
de fabricación y la susceptibilidad a problemas no controlados como ruido y

apareamiento. Los avances en el afán por encontrar una familia lógica
basada en esta técnica han tenido resultados cuestionables. No se ha
logrado dar un paso firme que permita su aplicación en la industria, por lo
que la tarea se ha abandonado. Es objetivo primordial de esta investigación
el encontrar la forma de aprovechar todas las ventajas de los transistores de
compuerta flotante, solucionando los problemas que la hacen inviable. En
este texto se presentan las hipótesis, sustentos y resultados de los esfuerzos
por encontrar nuevas alternativas por las cuales transite este avance
tecnológico.
Para llevar lo anterior a efecto, se hizo un estudio de los problemas comunes

de las lógicas digitales basadas en transistores de compuerta flotante. Una
vez entendidos los problemas que enfrenta esta línea de investigación, se
encontraron sus soluciones. Las soluciones aquí planteadas deberán permitir
tomar todas las ventajas de los transistores de compuerta flotante de una
forma que sea confiable para su aplicación en un proceso comercial. Para
ello se tomó en cuenta la problemática que enfrentan los circuitos
construidos en procesos modernos: la variabilidad en los parámetros de
proceso, que se ha convertido en un problema grave al que los circuitos de
compuerta flotante son especialmente susceptibles. También fue necesario
encontrar una nueva filosofía de diseño que permitiera aprovechar mejor las
bondades que esta técnica ofrece. Los fundamentos de esta tesis permitirán
la construcción de circuitos digitales capaces de competir en el mercado
actual. Para demostrar los alcances de las soluciones propuestas, dos
vehículos de prueba fueron fabricados. El proceso utilizado para este fin fue
el de 0.5 µm de On Semiconductors. Si bien este proceso no muestra los
problemas de las tecnologías nano-métricas, permitió conocer características
de los circuitos propuestos que dan una buena idea de su desempeño en
cualquier proceso.
2
SUMARIO
S.1 Planteamiento del Problema
Las bondades de los transistores de compuerta flotante en aplicaciones

digitales son muchas y muy variadas, pero no han logrado competir con las
lógicas tradicionales. El principal problema de esta técnica radica en la
incertidumbre respecto al estado de la compuerta flotante. Al estar
completamente aislada, es susceptible a fenómenos no controlados como
ruido y corrientes de fuga. A esto se suma la dificultad para asegurar que la
carga inicial en la compuerta flotante sea cero; aunque existen métodos
efectivos para lograr esta condición, éstos incrementan el costo de
producción. Todo esto hace que la técnica no sea viable para un proceso
comercial. Además de lo anterior, existe la carencia de herramientas
fundamentales para su desarrollo; la falta de un modelo de simulación
versátil o una metodología de diseño adecuada muestran la realidad de esta
línea de investigación que ha sido prácticamente abandonada.
S.2 Objetivos
Esta tesis pretende dar solución a los problemas de las lógicas FGMOS. Es
objetivo principal de este trabajo la creación de herramientas que permitan
aprovechar las ventajas del uso de transistores de compuerta flotante,
eliminando la sensibilidad a parámetros no controlados, en circuitos digitales.
Las soluciones aquí propuestas deben implementarse sin necesidad de
tecnologías que encarezcan el producto final o dificulten el proceso de
diseño. Además, deben estar preparadas para enfrentarse a los problemas
de los procesos modernos, logrando vigencia en las tecnologías actuales y
futuras. El cumplimiento de esta tarea es de gran ayuda para lograr sistemas
digitales cada vez más pequeños, rápidos y de bajo consumo de potencia.
3
SUMARIO
S.3 Organización de la Tesis
El resto del documento queda conformado como sigue: El Capítulo 1 hace un

breve recorrido por los problemas más representativos de las lógicas
digitales FGMOS. En el Capítulo 2 se plantean las posibles soluciones que
den cumplimiento a los objetivos de la tesis. El desarrollo del modelo de
simulación para compuertas FGMOS se describe a detalle en el Capítulo 3.
En el capítulo 4 se describe el desarrollo de circuitos FGMOS robustos a los
problemas de las lógicas FGMOS. La metodología de diseño para sistemas
digitales FGMOS, así como ejemplos de diseño utilizando las propuestas de
esta tesis, se detallan en el Capítulo 5. Finalmente, en el capítulo 6, se
presentan las conclusiones. Adicionalmente, el Apéndice A trata la teoría de
los transistores MOS de compuerta flotante sobre la cual están basadas las
propuestas de esta tesis.
4
Capítulo 1 Una Solución Inmerecidamente Descartada
Una Solución Inmerecidamente

Descartada
D
esde su nacimiento en 1992, el transistor MOS de compuerta
flotante de múltiples entradas (FGMOS) ha dado lugar a muchas
innovaciones en circuitos analógicos. En contraste, su aplicación en
sistemas digitales no ha logrado competir con las lógicas tradicionales. Esto
se debe en mayor parte a la incertidumbre respecto al estado de la
compuerta flotante; al estar completamente aislada, es susceptible a
fenómenos no controlados como ruido y corrientes de fuga. Además, es
difícil asegurar que la carga inicial en la compuerta flotante sea cero; aunque
existen métodos efectivos para lograr esta condición, éstos incrementan el
costo de producción. La carencia de herramientas fundamentales como
modelos de simulación versátiles o metodologías de diseño adecuadas,
muestran la realidad de esta línea de investigación: los avances en el afán
por encontrar una familia lógica FGMOS han tenido resultados cuestionables;
no se ha dado un paso firme que permita su aplicación en la industria, por lo
que la tarea se ha abandonado. En el presente capítulo, daremos cuenta de
los problemas que hicieron que esta solución fuera descartada.
1.1 Corriente de Fuga: Un Problema Agravado
A pesar de presentar muchas y muy variadas ventajas [1], las lógicas

FGMOS no han logrado hacerse un lugar frente a las lógicas convencionales.
Esto se debe principalmente a la falta de control sobre el estado de la
compuerta flotante. Al estar completamente aislada, la única forma de

acceder a la compuerta es a través de sus compuertas de control. Estos
acoplamientos capacitivos permiten la inducción de variaciones de voltaje a
la compuerta flotante, estableciendo un control sobre su estado. Sin
embargo, en procesos modernos, otros mecanismos influyen de manera
importante en el establecimiento de este potencial. Actualmente, el óxido de
compuerta ha llegado al orden de 5 capas atómicas [2], con lo que ha dejado
de ser una barrera perfecta. Un óxido de compuerta tan delgado permite que
el tunelado de portadores a través del aislante deje de obedecer solamente a
los mecanismos de Tunelado Fowler-Nordheim (TFN) y comience a obedecer
al Tunelado Directo (TD) [3].
W Tox
Vox
ox
Fig. 1. 1 Diagrama de bandas de energía de la unión compuerta-óxido-canal durante TFN.
En la Figura 1.1 se muestra el diagrama de bandas de energía de la unión

compuerta-óxido-canal en un transistor MOS tipo n. Cuando se aplica un
potencial en la compuerta Vox mayor a la altura de la barrera de potencial
Φox, la barrera de tunelado que ven los portadores de carga toma una forma
triangular. Bajo esta condición, los portadores de carga no tienen que cruzar
toda la capa de óxido Tox, en su lugar, solo deben cruzar una fracción W para
llegar a la banda de conducción del aislante. Así, los portadores logran
cruzar el óxido de compuerta estableciéndose un TFN. En el caso de que Vox
6
sea menor a Φox, los portadores ven una barrera de tunelado igual al Tox.
Como no tienen suficiente energía, los portadores no pueden cruzar la
barrera de tunelado, por lo que no es posible establecer un TFN.
W Tox
Vox
ox
Fig. 1. 2 Diagrama de bandas de energía de la unión compuerta-óxido-canal durante TD.
La Figura 1.2 muestra el diagrama de bandas de la unión compuerta-óxido-

canal para un transistor MOS tipo n cuando Vox < Φox. Si bien los portadores
encuentran un espesor de aislante igual a Tox, impidiendo que ocurra TFN, el
óxido de compuerta es tan delgado que la energía de los portadores es
suficiente para cruzarlo, dando lugar al tunelado directo. Así, podemos
deducir que el TD es relativamente independiente del campo eléctrico a
través del óxido; aun en su ausencia, las condiciones para establecer un TD
existen. De esta forma, cualquier campo eléctrico podrá provocar una
corriente cuya densidad JD [4], está dada por:

√ ∗ √ ∗
ħ ħ !

=
ħ
(1.1)
donde Lg y W g son el largo y ancho efectivo de compuerta sujeta a TD, q es

la carga del portador, ħ es la constante de Planck sobre 2π y m* es la masa
efectiva del portador en la banda de conducción del silicio. Podemos deducir
7
también que el TD es dependiente del espesor del óxido; conforme el óxido

disminuye, el TD aumenta exponencialmente. Aunque de la ecuación 1.1 se
aprecia que JD no depende del espesor del óxido, sí del campo eléctrico, que
aumenta conforme la distancia entre el canal y la compuerta disminuye.
Para compensar los efectos debido a un óxido de campo tan delgado se

recurre al empleo de materiales de alta constante dieléctrica. Por ejemplo,
utilizando una pila aislante formada por una capa de oxido, nitruro y óxido de
silicio, es posible lograr un buen aislamiento de la compuerta flotante [5]. Así,
la información almacenada en la compuerta flotante puede permanecer sin
cambio por periodos de hasta 10 años. Sin embargo, el costo de esta
tecnología es muy alto, estando disponible sólo en procesos FLASH. En un
proceso CMOS estándar, la capa aislante es menos sofisticada, permitiendo
que ocurran fugas que afectan a la carga almacenada en la compuerta
flotante. Como no hay conexión eléctrica a la compuerta, es difícil medir el
estado de la degradación para determinar el mecanismo de corrección
apropiado. La degradación en la información almacenada en la compuerta
flotante hace que los dispositivos FGMOS sean poco confiables, haciéndolos
no viables para una aplicación comercial.
1.2 Capacitancias Parásitas: Una Cuestión de Peso
Además de las corrientes de fuga hay otros mecanismos no deseados que

influyen en el estado de la compuerta flotante de un transistor FGMOS. Uno
de estos es el acoplamiento a través de capacitancias parásitas. Es deseable
que el estado del transistor FGMOS dependa sólo de los voltajes de entrada
V1, V2, … , Vn. Esto es posible gracias a la red capacitiva de entrada, que a
través de los acoplamientos de control C1, C2, … , Cn inducen carga a la
compuerta flotante. Así, el canal del transistor será controlado por la carga
8
inducida por los voltajes de entrada. Esta carga provoca un voltaje en la

compuerta flotante que está dado por:
"#$ =
%& '& (% ' (% ' (⋯(%* '*
%+ ,
(1.2)
Sin embargo, no sólo los voltajes de control influyen en el estado del

transistor FGMOS. Además del acoplamiento de los voltajes de entrada,
existe acoplamiento de los voltajes de drenaje, fuente y cuerpo del transistor
MOS a través de sus capacitancias parásitas. En la Figura 1.2 se muestra la
red capacitiva asociada a la compuerta flotante del transistor FGMOS.
D
C1 CGD
V1
C2
V2
C3 VG
V3
CN C GS
VN
S
C GB
Fig. 1. 3 Circuito equivalente de un transistor n-FGMOS de N entradas.
Así, los voltajes de fuente, cuerpo y drenaje del transistor (VS, VB, VD)
también inducen carga a la compuerta a través de los capacitores parásitos
(CGS, CGB, CGD). Suponiendo que la compuerta está perfectamente aislada y
su carga inicial es cero, el voltaje en la compuerta flotante sería:
%. '. (%/ '/ (%0 '0 (∑*

35&2%3 '3 4
"#$ = =
-+ ,
%+ , %6. (%6/ (%60 (∑*
35& %3
(1.3)
Como los voltajes de fuente y cuerpo del transistor son constantes, se puede
suponer que solo inducirán un offset en el voltaje de compuerta. Sin
9
embargo, también transmitirán el ruido del substrato y las líneas de

alimentación, afectando el voltaje en la compuerta flotante.
RL
Vout
CGD
C1
V1
C2 VG
V2
C3
V3
Fig. 1. 4 Compuerta digital FGMOS con retroalimentación parásita.
En el caso del acoplamiento de drenaje, éste influye de manera diferente.

Generalmente el drenaje es también el nodo de salida, por lo que se
establece una retroalimentación a través de CGD. Supongamos que en una
compuerta digital FGMOS como la de la Figura 1.4, la retroalimentación es
grande. Si el voltaje de compuerta (VG) es menor al voltaje de umbral (Vth)
del transistor MOS, tendremos un 1 a la salida. A través del acoplamiento
parásito, este 1 a la salida inducirá un aumento en VG. Si el peso de CGD es
grande, VG puede llegar a ser mayor a Vth, haciendo que el voltaje de salida
Vout cambie a 0. Este 0 provocaría que VG caiga nuevamente debajo de Vth,
generando un 1 a la salida. De esta forma, este ciclo podría repetirse
indefinidamente, causando oscilaciones indeseadas.
1.3 Una Solución Perniciosa
Para disminuir el problema de acoplamientos parásitos, la solución más

ampliamente aceptada es hacer que los capacitores de entrada tengan un
10
peso al menos 10 veces mayor a las capacitancias parásitas del transistor

[6]. Con esto, el peso de los acoplamientos parásitos se ve reducido y deja
de ser significativo sobre el control del transistor. Además, si tenemos que
7=
8-
8'
(1.4)
al aumentar la capacitancia total vista desde la compuerta flotante CTot

manteniendo VFG, la carga en la compuerta flotante QTot aumenta. Por otro
lado, de acuerdo a la Ecuación 1.1 y a la Ecuación 1.5, al mantenerse la
superficie de la compuerta flotante sometida a TD sin cambio, la corriente de
fuga también se mantiene igual.
9 = :< ;< (1.5)
Por lo tanto, si al aumentar la capacitancia total aumentamos la carga en la

compuerta flotante mientras se mantiene la corriente de fuga ID, como
9=7
8
8,
(1.6)
se puede deducir que el tiempo de descarga de la compuerta aumenta

proporcionalmente con la capacitancia total.
Esta solución logra minimizar los problemas de acoplamientos parásitos y

corriente de fuga, sin embargo, tiene desventajas importantes. Para un
transistor de dimensiones mínimas en un proceso CMOS de 0.5 µm, cuya
CGD es de 6.6 fF, se requieren capacitores de entrada de 66 fF. Lo anterior
implica la construcción de capacitores poly-poly de W/L = 10/7.5 µm para un
transistor de W/L = 3/0.6 µm. Un ejemplo de un transistor FGMOS utilizando
dimensiones recomendadas se muestra en la Figura 1.5. De esta forma, una
11
compuerta FGMOS de 4 entradas de dimensiones mínimas requiere la

misma área que 10 transistores convencionales de dimensiones mínimas.
Más aún, la capacitancia de entrada es 10 veces mayor, haciendo al sistema
muy lento. Como la capacitancia de entrada es la capacitancia de carga de la
compuerta anterior, y la disipación de potencia dinámica está dada por
= = >7 "
?
(1.6)
tenemos también un aumento en la disipación de potencia.
Fig. 1. 5 Layout de un transistor FGMOS.
De esta forma, tenemos una solución que no logra resolver los problemas de
confiabilidad y sensibilidad de las lógicas FGMOS, pero sí afecta
características como área, retardo de propagación y consumo de potencia.
Con esto, las lógicas FGMOS no sólo siguen siendo poco confiables, sino
además lentas, con un consumo de potencia y área grandes, dificultando
más su posicionamiento en el mercado.
12
1.4 Variabilidad: Un Nuevo Villano a Escena
Un problema al que los circuitos digitales FGMOS no sobrevivieron para

enfrentar, es la variación agresiva en los parámetros fabricación de los
procesos modernos. Hasta ahora, ninguna solución FGMOS para circuitos
digitales ha tomado en cuenta los problemas de las tecnologías sub-
micrométricas, donde el principal problema es el de variabilidad.
Para mejorar las características de los transistores MOS se ha recurrido a la

reducción de sus dimensiones. Esta reducción se aproxima con rapidez al
orden de los 10 nm, con lo que los errores litográficos comienzan a cobrar
una gran importancia [7, 8, 9]. Estos errores resultan en variaciones muy
grandes en los parámetros del proceso. Además del efecto que estas
variaciones tienen sobre características como retardo o consumo de
potencia, tienen un impacto especial sobre los circuitos digitales FGMOS. La
forma de operación de las compuertas FGMOS se basa en el cálculo de la
suma ponderada de los voltajes de entrada. Una vez calculada, un
amplificador determina, dependiendo si el resultado es mayor o menor a su
voltaje de umbral, el estado de la salida. Si por imprecisiones de fabricación
el voltaje de umbral de los transistores cambia, podría cambiar también el
voltaje de umbral del amplificador. De presentarse esta situación, el
comportamiento de la celda digital FGMOS sería erróneo. Así, mientras en
lógicas convencionales la variabilidad causa relajación en los parámetros de
sistema, en las lógicas FGMOS el efecto podría ser fatal.
1.5 Eliminación de Carga Atrapada en Transistores FGMOS
Durante el proceso de fabricación, los transistores FGMOS son sometidos a

cambios extremos de temperatura, estática, etc. Estas variaciones generan
13
una cantidad no conocida de carga que queda atrapada en la compuerta

flotante. Como esta perturbación puede influir de manera importante en
parámetros como el voltaje de umbral, es necesario eliminarla.
Fig. 1. 6 Conexiones para la eliminación de carga atrapada en transistores FGMOS.
Para eliminar la carga residual en la compuerta flotante se han propuesto

varios métodos efectivos. El problema de éstos es que implican
procedimientos adicionales post-fabricación, aumentando el costo final de la
aplicación. Una solución ingeniosa se presenta en [10]. Este método asegura
reducir la carga en la compuerta flotante a un valor muy cercano a cero sin
necesidad de etapas adicionales en el proceso de fabricación. La técnica
consiste en conectar la compuerta flotante y las compuertas de control con la
última capa de metal, tal como se muestra en la Figura 1.6. Al ser depositada
al final, la última capa de metal cortocircuitará las compuertas con el resto del
circuito integrado, distribuyendo la carga atrapada en toda la capa de metal.
Cuando el metal es removido por abrasión química, las zonas de metal a las
que están conectadas las compuertas quedarán aisladas, devolviendo su
naturaleza flotante a la compuerta. De esta forma se elimina la carga residual
en la compuerta flotante dentro del mismo proceso de fabricación.
14
Debido a las corrientes de fuga en la compuerta, además de la acumulación

de carga durante el proceso de fabricación existe acumulación de carga
durante la operación del circuito. Los métodos de eliminación de carga
propuestos hasta ahora sólo pueden ser aplicados durante el proceso de
fabricación. Lo anterior dificulta la realización de descargas periódicas que
aseguren que la carga acumulada en la compuerta flotante sea cero en todo
momento.
1.6 La Innegable Necesidad de Saber
A pesar de que en la industria se cuenta con simuladores de circuitos de muy

alto desempeño, no permiten simular apropiadamente circuitos FGMOS. Los
simuladores de circuitos comerciales son incapaces de predecir el voltaje en
la compuerta flotante, resultando en un error de convergencia [11]. Para
resolver este problema, varias soluciones se han propuesto [12, 13], siendo
complicadas o presentando errores en los resultados de la simulación. Un
método utilizado en la simulación de circuitos FGMOS es el propuesto en
[14]. Este modelo de simulación ha sido validado mediante mediciones y es
actualmente el más utilizado en la simulación de circuitos FGMOS.
A pesar de que la mayoría de los modelos propuestos representan

correctamente el comportamiento del transistor FGMOS, tienen limitaciones
muy importantes. Ninguno de estos modelos permite simular el caso en que
la carga inicial en la compuerta flotante sea diferente de cero. Tampoco
toman en cuenta la corriente, parásita o inducida, de portadores hacia la
compuerta. A esto hay que añadir que son complicados de implementar,
aumentando el costo de diseño. Todo lo anterior dificulta el diseño de
circuitos FGMOS para tener éxito en la primera ronda de fabricación,
elevando los costos y el tiempo de comercialización.
15
1.7 Resumen
El transistor FGMOS permite, de una forma sencilla y utilizando sólo

elementos pasivos, calcular la suma ponderada de todas las señales de
entrada a nivel compuerta. Al no requerir procesos especiales para su
fabricación, resulta en un transistor versátil, de baja potencia y bajo costo,
características necesarias en la electrónica moderna. Todo lo anterior es
posible gracias a la manipulación de la carga almacenada en la compuerta
flotante del transistor FGMOS. Sin embargo, al no tener conexión eléctrica, la
compuerta flotante también es susceptible a fenómenos no controlados.
En este primer capítulo se realizó una descripción de los principales

fenómenos parásitos que afectan al transistor FGMOS. También se describió
cómo, a pesar de que algunas arquitecturas de circuitos digitales FGMOS
han demostrado avances en velocidad, consumo de potencia y área, estos
avances quedan anulados en un afán por eliminar la incertidumbre sobre el
estado de la compuerta flotante. Así, teniendo conocimiento de los
problemas a tratar, se podrá hacer un bosquejo sobre las soluciones
requeridas para lograr circuitos digitales FGMOS confiables.
16
Capítulo 2 Trazando el Camino a un Sistema Digital FGMOS Competitivo
Trazando el Camino a un Sistema

Digital FGMOS Competitivo
L
a industria se ha caracterizado por su renuencia a adoptar nuevos
estilos de diseño. En su lugar, le ha apostado a la reducción de
dimensiones en los procesos de fabricación. Esta reducción está
llegando a niveles en donde los problemas son cada vez más difíciles de
sortear. Ante esta limitante, otras opciones deben ser exploradas. Dentro de
las alternativas que ofrece el diseño de circuitos integrados se encuentra el
empleo de transistores de compuerta flotante. La construcción de circuitos
digitales utilizando estos dispositivos promete ventajas importantes útiles en
la construcción de circuitos VLSI de alto desempeño. Para que el diseño de
circuitos digitales FGMOS presente una solución viable, es necesario que
cumpla con algunos requisitos indispensables. En el presente capítulo se
describen los objetivos con los que debe cumplir una lógica digital FGMOS
para presentarse como una opción viable para procesos comerciales, así
como la metodología a seguir para realizar los experimentos que demuestren
si estos objetivos fueron alcanzados.
2.1 Un Transistor FGMOS Mejorado
Para vencer la desconfianza sobre su aplicación en sistemas digitales, el

transistor FGMOS debe presentar un mecanismo que permita tener certeza
sobre el estado de su compuerta flotante. Para lograr esto, es necesario
compensar o eliminar los efectos parásitos que degradan la información
Capitulo 2 Trazando el Camino a un Sistema Digital FGMOS Competitivo
almacenada en la compuerta aislada. La eliminación de las corrientes de

fuga es posible mediante la correcta selección del proceso de fabricación.
Actualmente existen procesos comerciales que logran mantener la carga
almacenada en la compuerta flotante sin cambio por largos períodos de
tiempo; estos procesos son ampliamente utilizados para la construcción de
memorias no volátiles. Otra posible solución a la incertidumbre en los
transistores FGMOS es compensar los mecanismos de fuga de carga. Así,
una lógica FGMOS confiable deberá contar con mecanismos que compensen
las corrientes de fuga en la compuerta, asegurando que la información
almacenada en la compuerta flotante permanezca invariante con el tiempo.
Lo anterior debe lograrse sin la necesidad de procesos complicados o etapas
de fabricación adicionales que aumenten el costo de una aplicación FGMOS
en un proceso industrial.
Para lograr que una lógica FGMOS tenga éxito, es necesario echar mano de
todas las características que ofrece el transistor de compuerta flotante. Una
de éstas características es la posibilidad de programar su voltaje de umbral
en tiempo real. Así, mediante la manipulación de la información almacenada
en el transistor FGMOS se puede modificar la operación que realizará la
compuerta digital. Lo anterior es posible modulando la cantidad de carga
almacenada en la compuerta flotante. Entonces, si el mecanismo empleado
para compensar las corrientes de fuga permite modular de forma arbitraria la
información almacenada en el transistor, es posible modificar la función
realizada por la compuerta digital. Además, modificando el voltaje de umbral
de los transistores FGMOS es posible aumentar a demanda la velocidad de
los circuitos sacrificando potencia, o reducir la disipación de potencia
sacrificando velocidad. Esta característica permitirá implementar aplicaciones
donde se requiere una lógica programable, tales como FPGA´s, con la
opción de modular la relación velocidad-potencia en tiempo real, todo esto
aprovechando las ventajas de los circuitos FGMOS.
18
2.2 Un Sistema de Decisión Robusto al Ruido
Para resolver los problemas propios de la naturaleza aislada de la compuerta

flotante no basta con solucionar las corrientes de fuga, sino además,
problemas como el que presentan los acoplamientos parásitos. Ya que las
capacitancias parásitas son inherentes a los dispositivos que forman el
transistor FGMOS, es prácticamente imposible eliminarlas. Por esta razón,
no es posible crear un transistor de compuerta flotante inmune a los
acoplamientos parásitos. Ante esta imposibilidad, es necesario hacer que el
sistema sea suficientemente robusto a este problema utilizando técnicas que
provean inmunidad al ruido tales como sistemas diferenciales.
Out Out
a a
b b
c c
Fig. 2. 1 Compuerta Positive Feedback Floating Gate Logic.
Como el ruido a través del sustrato sería común a ambas ramas del
amplificador, éste sería eliminado por la característica de rechazo a modo
común de la arquitectura. Sin embargo, no todo el ruido sería común a las
dos ramas de una compuerta digital diferencial. El acoplamiento por la
capacitancia de drenaje afectaría de diferente forma a las compuertas
flotantes de una compuerta FGMOS diferencial; al no ser de modo común,
esta contribución no podría anularse. Para solucionar este problema se
requiere de un mecanismo adicional. La lógica de retroalimentación positiva
19
(PFFGL) propone el uso de retroalimentación positiva para minimizar el

efecto de este acoplamiento [15]. Una compuerta implementada con este
estilo de diseño se muestra en la Figura 2.1. El semi-latch formado por los
transistores p-MOS ayudarán a establecer el nivel de la salida. Aún cuando
la retroalimentación por CGD trate de afectar la transición de los nodos de
salida, la retroalimentación por el semi-latch p-MOS es mayor, solucionando
el problema. Así, el amplificador utilizado para realizar la decisión sobre el
estado de la salida de la compuerta digital FGMOS hará al sistema robusto a
problemas de ruido.
2.3 Herramientas Para Diseño con Transistores FGMOS
La construcción de sistemas digitales utilizando transistores de compuerta

flotante es una solución que posee un enfoque propio. Lo anterior no aplica
solamente al modo de operación, sino a la forma en que estos sistemas son
diseñados, simulados, fabricados y utilizados. Es entonces necesario,
además de construir una lógica digital FGMOS confiable, encontrar
herramientas que permitan obtener todas las ventajas que el estilo de diseño
puede ofrecer. Este conjunto de herramientas deberá incluir una metodología
de diseño apropiada; las lógicas FGMOS procesan la información de
diferente manera que las lógicas tradicionales, y por lo tanto, su
implementación también debe ser diferente. Esta forma de procesamiento es
muy útil en aplicaciones como procesamiento aritmético, pero al ser diferente
al procesamiento tradicional, requiere de un nuevo enfoque de diseño.
Para conocer si el diseño cumple con las características requeridas, es

necesario realizar simulaciones que predigan su comportamiento antes de
ser aprobado para fabricación. Es entonces necesaria una herramienta que
permita a los simuladores de circuitos conocer el estado real de la compuerta
20
flotante. Esta herramienta deberá permitir la inclusión de efectos parásitos

como carga atrapada y corrientes de fuga, entre otros. Una vez realizado el
diseño y enviado a fabricación, los circuitos fabricados deben asegurar que la
carga inicial en la compuerta flotante es conocida sin necesidad de
procedimientos que encarezcan la producción.
2.4 Llevando la Teoría a la Realidad
Para demostrar que los objetivos de esta tesis fueron alcanzados se

fabricaron estructuras de prueba utilizando un proceso CMOS de 0.5 µm de
On Semiconductors. Las estructuras permitieron demostrar las
características de las lógicas propuestas y validaron la metodología de
simulación así como el mecanismo de inicialización de la compuerta flotante.
A continuación se describen los detalles que fueron cubiertos para diseñar
los vehículos de prueba.
Por las limitaciones del empaquetado, todos los pines del chip fueron
utilizados para proveer las señales de entrada a los circuitos de prueba,
haciendo necesario que las señales de salida fueran medidas directamente
del chip. Para manejar la carga que presentan el pad y el equipo de medición
fue necesario reforzar las salidas de los circuitos FGMOS. Para llevar esta
tarea a cabo se recurrió al uso de buffers digitales. La forma más sencilla de
implementar estos bloques fue con una cadena de 5 inversores CMOS en
serie. La alta ganancia que presentan los inversores permite manejar la
carga de salida a la frecuencia dictada por el dispositivo bajo prueba. Lo
anterior permite reflejar adecuadamente información como frecuencia
máxima de operación y retardo de propagación, sin embargo, hay
información que este buffer es incapaz de reflejar. La ganancia del inversor
hace que los niveles de DC sean restaurados, modificando información como
21
tiempos de subida o bajada o niveles de DC, por lo que la información

medida sería la del último inversor y no la del circuito bajo prueba. Para
complementar la recopilación de información se requiere entonces de
circuitos adicionales. El layout del buffer digital diseñado para los circuitos de
prueba con su respectivo pad de salida se muestra en la Figura 2.2.
Fig. 2. 2 Buffer digital y pad interno
Además de los buffers digitales se utilizaron buffers analógicos. Estos

circuitos son capaces de reflejar a la salida el estado exacto de la señal de
entrada, por lo que son el complemento adecuado a los buffers digitales. La
construcción de este bloque consiste en una cadena de 5 amplificadores
seguidores de fuente conectados en serie. Para minimizar el efecto del
desplazamiento de DC característico de estos amplificadores se intercalaron
un amplificador tipo p y uno tipo n. La Figura 2.3 muestra el layout de un
buffer analógico y su respectivo pad interno. Estas estructuras proveerán
información tal como niveles de DC, tiempos de subida y de bajada, entre
otros parámetros que se perderían por la característica de reconstrucción de
señales de los buffers digitales. Así, la salida de cada estructura de prueba
fue reforzada con un buffer analógico y su salida negada con uno digital.
22
Fig. 2. 3 Buffer analógico y pad interno.
Para evitar la transmisión de ruido entre las estructuras de prueba se

construyeron trincheras de aislamiento conectadas a tierra aprovechando el
sustrato libre. Los buffers y pads de salida también se rodearon
completamente con anillos de guarda para evitar interferencias. Debido a que
los buffers requieren una cantidad muy grande de corriente, generan mucho
ruido. Para evitar que este ruido afecte las mediciones, se utilizaron
alimentaciones independientes para cada buffer. De esta forma, sólo un
buffer es activado a la vez, evitando interferencias entre buffers.
2.4 Resultados
Para realizar la recopilación de resultados fue necesario hacer un análisis

tanto de DC como de la respuesta transitoria. Realizar el análisis de DC
representa una tarea relativamente sencilla. Como las señales de entrada de
los circuitos bajo prueba cambian muy lentamente durante el análisis, no hay
limitaciones respecto a la respuesta en frecuencia del buffer de salida. El
único requerimiento para esta prueba es que el buffer refleje fielmente el
23
nivel de DC, de la salida de la estructura de prueba, al pad de salida. Esta

tarea es realizada por el buffer analógico. Aunque el buffer induce un
corrimiento de DC, éste puede ser caracterizado y corregido fácilmente. Los
resultados de este análisis permitieron conocer información como niveles de
DC y márgenes de ruido. En el caso del análisis de la respuesta transitoria,
las consideraciones fueron diferentes.
El estudio de la respuesta transitoria es útil para conocer el comportamiento

de un circuito al momento en que ocurre una transición en su salida. La
medición debe registrar fielmente el nivel de voltaje instantáneo a la salida
del circuito de prueba durante el periodo de la transición. Como dicho periodo
de tiempo es muy corto, la medición está limitada por la frecuencia de corte
de los buffers de salida. Aunque la frecuencia de operación para los
experimentos es baja, la señal de salida es cuadrada, lo que implica
armónicos de alta frecuencia. Para el análisis de la respuesta transitoria es
necesario incluir estas componentes armónicas, tarea complicada ya que su
frecuencia puede ser muy superior a lo que pueda manejar la tecnología. Por
esta razón, la medición del transitorio representó un reto muy grande para
ser llevado a la práctica; la carga a la salida puede ser tan grande que sea
difícil de manejar incluso por los buffers de salida. Para tratar de resolver
este problema se utilizaron puntas de prueba activas. El modelo
seleccionado para la medición de la respuesta transitoria es el 35 de
picoprobe. Este modelo presenta una carga de apenas 50 fF. Se espera que
una carga pequeña en combinación con los buffers permita medir hasta la 4ª
armónica de la señal de salida, suficiente para obtener la información
requerida de los experimentos.
Para eliminar la influencia que los circuitos de reforzamiento y el equipo de

medición tienen sobre el resultado fue necesario caracterizar tanto las líneas
de transmisión, desde el generador de señales hasta la entrada del circuito
24
bajo prueba, como la ruta desde la salida del circuito hasta el dispositivo de
medición. Para este efecto se construyeron buffers para caracterización en
los chips de prueba. Estos circuitos tienen por función conectar la ruta de la
señal de entrada con la ruta de salida hasta el dispositivo de medición. Así,
será posible medir la influencia que tendrán estas rutas sobre las mediciones
realizadas.
Debido a las limitaciones de frecuencia, espacio, etc., no es posible realizar

la medición de todos los parámetros de los circuitos fabricados. Además, las
estructuras de prueba consisten en bloques básicos que no permiten la
caracterización completa de una familia lógica ni de su comportamiento en
un sistema digital de grandes dimensiones. A manera de complemento de las
mediciones se presentan resultados de simulaciones utilizando HSPICE. Una
vez obtenidos, los resultados medidos fueron utilizados para validar los
resultados de simulación. Utilizando una metodología de simulación
apropiada, se realizaron simulaciones para obtener información que no pudo
ser medida con el equipo y los vehículos de prueba disponibles.
2.6 Resumen
A lo largo de este capítulo se describieron las características que debe tener

una familia lógica FGMOS para ser viable. Para mostrar si estas lógicas
cumplen con los requerimientos estipulados, se realizaron una serie de
experimentos que incluyen la fabricación de estructuras de prueba. La
metodología para la fabricación, medición y caracterización de dichos
experimentos también fue discutida. Además de una familia lógica, la
implementación de sistemas digitales FGMOS requiere de herramientas
diseñadas para este estilo de diseño. Estas herramientas deben incluir
modelos de simulación apropiados, metodologías de diseño, consideraciones
25
de fabricación entre otros. El uso de estas herramientas permitirá obtener el

máximo provecho que los transistores de compuerta flotante pueden ofrecer
para la construcción de sistemas digitales VLSI de alto desempeño. Al
cumplir con los objetivos planteados en este capítulo, se espera superar las
limitaciones que han hecho que los circuitos FGMOS hayan sido descartados
para aplicaciones digitales.
26
Capítulo 3 Necesidad de Saber
Necesidad de Saber
E
n el diseño de circuitos integrados es fundamental verificar el circuito
a lo largo de las diferentes etapas de diseño. Una herramienta de
verificación apropiada permite conocer el desempeño del sistema
antes de fabricarlo para predecir si cumplirá con los requerimientos de
diseño. Lo anterior es posible gracias a la simulación de circuitos eléctricos
por computadora. Aunque existen varias alternativas para la simulación de
circuitos integrados, ninguna permite la simulación adecuada de circuitos
integrados FGMOS; la falta de una conexión eléctrica impide al simulador
calcular el voltaje inicial de la compuerta flotante, ocurriendo un error de
convergencia [11]. Para solucionar este problema, algunos modelos de
simulación han sido propuestos sin que alguno represente de forma realista
el estado de la compuerta flotante. En el presente capítulo se propone un
modelo de simulación que permite predecir de manera fiel el comportamiento
de los circuitos FGMOS modernos.
3.1 En el Camino a un Modelo Confiable
Con la idea de reflejar apropiadamente el comportamiento de los transistores

FGMOS, Ramírez-Angulo et al., propusieron un modelo de simulación [16]
que calcula el voltaje en la compuerta flotante como la suma de las
contribuciones de carga a este nodo. Para realizar el cálculo se utiliza un
arreglo como el mostrado en la Figura 3.1. Las fuentes de voltaje controladas
Capitulo 3 Necesidad de Saber
por voltaje representan la contribución de carga de cada uno de los

acoplamientos a la compuerta flotante. La ganancia de cada fuente es igual
al peso de cada acoplamiento capacitivo respecto a la capacitancia total de
la red asociada a la compuerta flotante. Al estar conectadas en serie, el
voltaje de las fuentes se suma, dando como resultado el voltaje inicial de la
compuerta del transistor VGS. El voltaje obtenido permite al simulador calcular
el punto de operación, eliminando el error de convergencia común en la
simulación de circuitos FGMOS. Una vez encontrado el punto de operación,
la resistencia RG regresa la naturaleza aislada a la compuerta flotante; como
RG es muy grande, la constante de descarga de la red de entrada aísla la
compuerta flotante del arreglo de fuentes controladas.
C1
V1
C1
β1
C1 CS CD
RG
CS
βS
C1 CS CD
β1V1
CD
βD
βSVS C1 CS CD
βDVD
Fig. 3. 1 Modelo de simulación propuesto por Ramírez-Angulo et al. [16].
De esta forma se encuentra el punto de operación en circuitos FGMOS sin

errores de convergencia. Este modelo requiere calcular el valor de las
capacitancias parásitas del transistor, lo que puede ser complicado dando
lugar a errores. Con base a lo anterior, Rodríguez-Villegas et., al propusieron
un nuevo modelo de simulación [17] que consiste en llevar a todas las
fuentes de alimentación y a todas las excitaciones a cero. Bajo estas
condiciones, la suposición de que el voltaje inicial en la compuerta de un
28
transistor FGMOS es cero, es correcta. Una vez que el simulador de circuitos

calcula el voltaje inicial de la compuerta flotante como cero, las fuentes de
alimentación y las excitaciones toman su valor nominal para realizar un
análisis del transitorio. El modelo permite obtener el voltaje inicial en la
compuerta flotante sin la necesidad de cálculos complicados. Un esquema
representativo del procedimiento descrito se muestra en la Figura 3.2. Esta
técnica fue validada exitosamente mediante mediciones y es la más utilizada
para el diseño de circuitos con transistores de compuerta flotante.
C1
C2
Cn
Fig. 3. 2 Modelo de simulación propuesto por Rodríguez-Villegas et al. [17].
Los modelos de simulación anteriores permiten representar el

comportamiento del transistor FGMOS eliminando errores de convergencia.
Sin embargo, ambos suponen que la carga inicial en la compuerta flotante es
cero. Esta suposición es incorrecta; es posible que quede carga atrapada en
la compuerta flotante después del proceso de fabricación, además, ninguno
de los modelos toma en cuenta la carga que pudiera fugarse por distintos
mecanismos durante la operación del dispositivo.
3.2 Un Modelo de Simulación Realista
Para calcular el voltaje inicial en la compuerta flotante se propone un modelo

que establece la carga en el nodo flotante como la suma de la contribución
de carga de cada compuerta de control y a través de los acoplamientos
29
parásitos, la carga inicial en la compuerta flotante y la carga ganada o

perdida durante el funcionamiento del circuito. El modelo eléctrico propuesto
se muestra en la Figura 3.3. La fuente controlada β1V1 representa la carga
inducida por el voltaje de entrada V1. Por cada transistor asociado al nodo
flotante, se agregan dos fuentes controladas (βSVS y βDVD) representando la
aportación de carga por las terminales de fuente y drenaje del transistor. La
fuente Vo representa la carga inicial en la compuerta flotante. Por último, la
fuente de corriente IL representa cualquier variación de carga debido a
corrientes de fuga, inducción de carga, etc. Por la dificultad que representa
predecir cuál será la carga que resulte atrapada en la compuerta flotante o
cuál será la corriente de fuga, se propone determinar las tolerancias de
ambos parámetros mediante un análisis estadístico para posteriormente
hacer simulaciones Montecarlo o de esquinas.
IL
C1
V1 C1
β1
C1 CGS CGD
RG
CGD
βD
C1 CGS CGD
V0
CGS
βS
β1 V1 C1 CGS CGD
βDVD
βS VS
Fig. 3. 3 Modelo eléctrico para un transistor FGMOS de una entrada.
Para evitar errores humanos en los cálculos requeridos por el modelo

eléctrico se desarrolló una metodología de simulación para H-SPICE con
ayuda de MatLab. El proceso es como sigue. Primero se buscan nodos
flotantes en el circuito; de no encontrarse, se realiza una simulación
30
ordinaria. De haber nodos flotantes, se modifica el archivo de entrada

conforme al modelo eléctrico agregando las fuentes y sus ecuaciones
correspondientes. Como inicialmente se desconoce la región de operación
de los transistores en el circuito, se hace la suposición de que los transistores
están en la región de saturación y se calculan los valores de las
capacitancias parásitas [18]. Con los valores iniciales se obtiene el punto de
operación en HSPICE. En el archivo de salida se verifica si la suposición
sobre la región de operación del transistor es correcta; de ser necesario, se
repite el proceso para la región de operación adecuada. Nuevamente se
obtiene el punto de operación y se compara el valor de las capacitancias
parásitas en el archivo de entrada contra el calculado por el simulador; si el
valor de las capacitancias parásitas es diferente, se copia al archivo de
entrada el valor calculado por el simulador. Este ciclo se repite hasta que los
valores en el archivo de entrada correspondan a los calculados por HSPICE.
El diagrama de flujo de este proceso se muestra en la Fig. 3.4.
Inicio
Leer Archivo Cap. Parasitas No

de Entrada Correctas
Si
Nodos No Simulacion
Flotantes? en HSPICE
Si
Agregar Fuentes Salir
Y Ecuaciones
Calcular Cap.
Parasitas
Obtener .OP Recalcular Cap.

en HSPICE Parasitas
Fig. 3. 4 Diagrama de flujo del modelo de simulación propuesto.
31
Al igual que el modelo en [16], se utiliza una resistencia muy grande para
aislar la compuerta flotante después de obtenido el punto de operación. Lo
anterior permite realizar un análisis del transitorio en donde el voltaje de la
compuerta flotante depende de la red capacitiva asociada a la compuerta
flotante y a las corrientes de fuga o inyección. De esta forma, es posible
simular circuitos donde el voltaje inicial en el nodo flotante es diferente de
cero o en circuitos en donde se induce una carga intencionalmente, como en
el caso de memorias FLASH o en circuitos donde el problema de corrientes
de fuga es severo. Gracias al uso de MatLab, el cálculo de las capacitancias
parásitas es un proceso automatizado con un alto grado de precisión,
eliminando la posibilidad de errores humanos.
3.3 Comparación de Resultados
Para probar la confiabilidad del modelo de simulación se toma un circuito

fabricado en un proceso CMOS de 0.5 µm de On Semiconductors. El
diagrama del circuito de prueba se muestra en la Figura 3.5.
Out Out
Sw Sw
a a
b b
c c
d d
Fig. 3. 5 Compuerta FGMOS Auto-polarizada.
Una vez fabricado, el chip fue expuesto a un baño de luz ultravioleta para
eliminar la carga que pudiera existir en las compuertas flotantes. A pesar de
32
que los transistores Sw permanecen apagados durante el experimento, éstos

provocan una corriente de fuga entre compuerta y drenaje de los transistores
FGMOS que degrada el voltaje en la compuerta flotante Vfg. Con los
transistores Sw apagados y eliminada la carga en las compuertas flotantes,
se aplica una función rampa a cada una de las entradas del circuito de
prueba para obtener el comportamiento de DC de la compuerta FGMOS. El
resultado de la medición del voltaje de salida Vout contra el voltaje de entrada
Vin se muestra en la Figura 3.6.
Fig. 3. 6 Comportamiento de DC de una compuerta FGMOS Auto-polarizada.
Al estar aisladas, no es posible medir el voltaje en las compuertas flotantes

del circuito de prueba. En su lugar, se toman los resultados de la simulación
post-layout en HSPICE utilizando los parámetros de la corrida en que fue
fabricado el chip. Para validar los resultados de simulación, se hace una
comparación contra los resultados medidos del chip. En la comparación del
comportamiento de DC contra el circuito de prueba se observó un error que
33
se atribuye a un remanente de carga atrapada en las compuertas flotantes.

De manera indirecta se determinó que dicha carga provoca un offset de
voltaje de 0.5 volts las compuertas de ambos transistores FGMOS.
Out Out
a a
IL IL
b b
c RG RG
c
d V01 V02
d
C Eq C Eq
βaa βaa
βb b βb b
βc c βc c
βd d βd d
βDV D βDV D
β SV S βSV S
βEq0 βEq0
Fig. 3. 7 Circuito Equivalente de la compuerta FGMOS Auto-polarizada.
En la Figura 3.7 se muestra la compuerta FGMOS de acuerdo al modelo

propuesto. Para proporcionar a la compuerta flotante la característica aislada
que el experimento requiere se substituyeron los transistores Sw por un
circuito equivalente. El acoplamiento capacitivo CEq agrupa las capacitancias
asociadas a la terminal de fuente del transistor Sw [18]. Como las terminales
de compuerta y substrato de los transistores están conectadas a tierra (el
transistor está apagado), la capacitancia CEq también estará referenciada a
tierra. Al agregarse este acoplamiento a la compuerta flotante, fue necesario
agregar CEq a la ecuación para la capacitancia total CTot en el cálculo de la
ganancia de las fuentes controladas.
34
Otro efecto de los transistores Sw es el acoplamiento resistivo entre

compuerta y drenaje de los transistores FGMOS. Incluir una resistencia en el
circuito equivalente eliminaría la característica aislada de la compuerta
flotante, invalidando el experimento. En su lugar, el acoplamiento resistivo se
representa como una corriente de fuga. La corriente a través del canal de Sw
es representada por la fuente IL controlada por Vfg – VDS y cuya ganancia es
la resistencia de canal de Sw en la región de corte [19]. Por último, se
agregan las fuentes de voltaje de acuerdo al modelo eléctrico de la Figura
3.3 tomando en cuenta que la carga inicial en la compuerta flotante es 0.5 V.
Fig. 3. 8 Voltaje de compuerta flotante de la compuerta FGMOS y su circuito equivalente.
En la Figura 3.8 se muestra el voltaje en las compuertas flotantes para

ambos circuitos en la comparación. El voltaje en la compuerta flotante en
ambos casos es idéntico, validando el circuito equivalente de la Figura 3.7.
En la Figura 3.9 se hace la comparación de la respuesta transitoria del nodo
de salida entre ambos circuitos. Se puede observar un pequeño error que se
35
atribuye al efecto de Sw sobre el nodo de salida, efecto que no fue incluido

en el circuito equivalente. El acoplamiento resistivo entre el nodo de salida y
la compuerta flotante provoca una retroalimentación que afecta la corriente
de salida de los transistores FGMOS. Lo anterior modifica la
transconductancia vista por el semilatch p-MOS, cambiando el voltaje de
umbral del amplificador. El acoplamiento resistivo hace que, a pesar de tener
voltajes idénticos en la compuerta flotante, ambas implementaciones
cambien el estado de su salida con un voltaje de compuerta diferente.
Fig. 3. 9 Comparación del voltaje de salida entre la compuerta FGMOS auto-polarizada y su

circuito equivalente.
Por último se hace una comparación entre el comportamiento de DC medido

del circuito de prueba y los resultados de simulación utilizando el circuito
equivalente de la Figura 3.7. Los resultados del análisis muestran un error de
apenas 10 mV entre las características de transferencia de ambas
implementaciones. Mientras que las mediciones muestran que el voltaje de
36
umbral de la compuerta está en 1.04 volts, en los resultados de simulación la

transición ocurre a los 1.05 volts. Este error puede atribuirse a variaciones en
los parámetros de proceso, por lo que se concluye que el circuito equivalente
de la Figura 3.7 representa adecuadamente al circuito de prueba.
Fig. 3. 10 Comparación de resultados de la simulación contra datos medidos.
3.4 Resumen
En este capítulo se presenta un modelo de simulación que permite la

predicción fiel del estado de la compuerta flotante. El modelo representa el
voltaje inicial en la compuerta flotante como el resultado de la contribución de
carga por cada uno de los acoplamientos de entrada, los acoplamientos
parásitos asociados a la compuerta y la carga inicial en la compuerta flotante.
Además, el modelo representa los mecanismos de corriente de fuga que
37
afectan la carga almacenada en la compuerta flotante de los transistores

FGMOS. La principal característica de este modelo de simulación es la
posibilidad de representar de manera fiel el comportamiento del transistor de
compuerta flotante incluyendo efectos parásitos como corrientes de fuga y
carga atrapada. Los modelos encontrados anteriormente en la literatura no
toman en cuenta estos mecanismos que impactan sobre el estado de la
compuerta flotante. En la comparación con resultados de la medición de un
circuito FGMOS, los resultados de simulación reflejaron adecuadamente la
característica de transferencia del circuito de prueba, corroborando la validez
del modelo de simulación.
38
Capítulo 4 Una Familia FGMOS Robusta
Una Familia FGMOS Robusta
U
na vez analizados los problemas más importantes de las lógicas
FGMOS, es posible encontrar sus soluciones. Para ello, es
necesario encontrar un dispositivo FGMOS capaz de resolver los
problemas de corriente de fuga y estabilidad en la compuerta flotante.
También se requiere un sistema de decisión que establezca el estado de la
salida de acuerdo a la evaluación realizada por los transistores FGMOS.
Para comprobar si los objetivos fueron alcanzados y que la familia lógica
propuesta supera los problemas descritos anteriormente, se fabricó un
circuito integrado de prueba en un proceso CMOS de 0.5 µm con doble
polisilicio de ON-Semiconductors. Los datos obtenidos de la medición de los
circuitos de prueba serán discutidos y analizados en este capítulo.
4.1 Modulación del Voltaje de Umbral en Transistores FGMOS
La ventaja de los transistores de compuerta flotante radica en la posibilidad

de modificar su voltaje de umbral manipulando la carga almacenada en su
compuerta. La manipulación de la carga se lleva a cabo de una forma
sencilla a través de compuertas de control. Sin embargo, esta forma de
modulación tiene desventajas tales como la degradación que sufren las
señales de entrada. Al ser una suma ponderada, las señales de entrada son
atenuadas en la compuerta flotante antes de ser sumadas. De acuerdo a la
Ecuación 1.3, el factor de atenuación está dado por Ci/CTot. Si el número de
entradas del sistema aumenta, también lo hace CTot, por lo que un aumento
en el número de entradas incrementa la atenuación. Esta limitante hace
deseable que todas las compuertas de control sean utilizadas como entradas
de información y ninguna para modular el voltaje de compuerta. Para lograr
esto, otras opciones de modulación del voltaje de umbral serán exploradas. A
continuación se estudian algunas posibles soluciones.
4.1.1 Modulación por Tunelado Fowler-Nordheim
Una forma ampliamente utilizada y estudiada de inyectar carga a la

compuerta aislada de los transistores de compuerta flotante es mediante
tunelado Fowler-Nordheim (TFN). Esta forma de modulación modifica el
voltaje de umbral del transistor sin afectar la naturaleza aislada de su
compuerta flotante. Así, las compuertas de control quedarían destinadas
únicamente como entradas de información. Un transistor FGMOS con
inyección de carga por medio de TFN se muestra en la Figura 4.1.
C1
V1
C2 VG
V2
C3
V3
Fig. 4. 1 Modulación del voltaje de umbral de un transistor FGMOS por medio de tunelado
Fowler-Nordheim.
El TFN soluciona algunos de los problemas de las lógicas FGMOS. Cualquier

incertidumbre sobre la compuerta flotante es eliminada por medio de la
inyección directa de carga, sin embargo, también trae consigo algunas
desventajas. Esta solución requiere de un buen aislamiento en la compuerta
40
flotante al mismo tiempo que permita el TFN. Para lograr lo anterior son
necesarios procesos de fabricación especiales, aumentando el costo de
implementación. También es necesario un voltaje muy alto para lograr la
inyección de carga a la compuerta flotante, siendo necesario el uso de
circuitos elevadores de voltaje. Además, no es posible realizar la
programación en tiempo real; es necesario detener el sistema por un tiempo
indefinido para realizar la inyección de carga. Lo anterior hace que el proceso
de programación sea una tarea difícil de llevar a cabo.
4.1.2 Compuertas Dinámicamente Flotantes
Aunque el TFN logra proporcionar certidumbre sobre el estado de la

compuerta flotante, no cumple con los objetivos de economía y sencillez. El
siguiente concepto propuesto consiste en aplicar un voltaje inicial a la
compuerta flotante mediante un interruptor; este esquema se muestra en la
Figura 4.2. Para inicializar la compuerta flotante, el interruptor Sw se cierra
induciendo un voltaje conocido a la compuerta flotante. Con la idea de
establecer una referencia robusta a variaciones en los parámetros de
proceso, se propone que el voltaje inducido sea Vth. Al cerrarse el interruptor,
el voltaje inducido hará que el transistor esté apenas encendido sin importar
si existen problemas de variabilidad en el proceso de fabricación. Una vez
inducido el voltaje, el interruptor se abre nuevamente para aislar la
compuerta flotante permitiendo su funcionamiento de forma normal.
C1
V1
C2 VG
V2
C3
V3
SW
Vth
Fig. 4. 2 Circuito Programable con Compuertas Dinámicamente Flotantes.
41
La inicialización de la compuerta flotante establece su condición inicial

independientemente de cualquier carga atrapada durante el proceso de
fabricación. El uso de interruptores para inducir un voltaje de polarización
resuelve el problema de incertidumbre de las lógicas FGMOS, manteniendo
economía y sencillez de diseño y operación. Sin embargo, otros problemas
toman lugar. Generar el voltaje de polarización es complicado: se requiere de
referencias de voltaje difíciles de diseñar y sensibles a variaciones de
proceso. En un proceso donde la variación del voltaje de umbral es grande,
el mismo voltaje de polarización podría dejar encendido a la mitad de los
transistores y apagados a la otra mitad.
Fig. 4. 3 Referencia de voltaje en un sistema FGMOS dinámicamente flotante.
Para solucionar el problema de sensibilidad a las variaciones en los

parámetros del proceso se propone un esquema como el de la Figura 4.3. En
éste, se utilizan varios circuitos de polarización a manera de sensores para
un número limitado de compuertas. Podemos suponer que para un número
limitado de compuertas los parámetros serán idénticos, así, cada referencia
de voltaje se ajusta a las variaciones locales del grupo de compuertas
FGMOS que le corresponde. De esta forma se da solución parcial al
problema de sensibilidad a variaciones en parámetros de proceso. Sin
embargo, la necesidad de circuitos generadores de voltaje permanece,
incrementado los requerimientos de área, potencia y complejidad de diseño.
42
4.1.3 Transistores FGMOS Auto-Polarizados
Para eliminar la necesidad de circuitos adicionales es posible hacer que los

mismos transistores FGMOS generen su voltaje de referencia. Esta forma de
polarización permite que cada compuerta FGMOS se ajuste a las variaciones
del proceso. El esquema auto-polarizado se muestra en la Figura 4.4.
Cuando el interruptor Sw se cierra cortocircuita la entrada del amplificador
con su salida. Si el voltaje de umbral de una compuerta digital (Vth*) ocurre
cuando el voltaje de entrada es igual al de salida [23], sin importar cuales
sean los parámetros de los transistores que conforman el circuito, el voltaje
inducido a la compuerta flotante será suficiente para apenas encender al
transistor FGMOS. Una vez inicializada la compuerta flotante, Sw se abre,
permitiendo la operación normal de la compuerta FGMOS.
SW
C1
V1
C2
V2
VG
C3
V3
Fig. 4. 4 Compuerta FGMOS Auto Polarizada.
Esta opción permite inicializar al transistor sin necesidad de procedimientos o

circuitos adicionales. Como se realiza en tiempo real, es posible realizar
inicializaciones periódicas para restablecer cualquier pérdida de carga debido
a corrientes de fuga. Además, esta versión del transistor FGMOS es robusta
a variaciones de proceso, siendo apta para implementarse en tecnologías
modernas donde la variabilidad es un problema grave.
43
4.2 Compuertas FGMOS Auto-Polarizadas
Habiendo encontrado esquemas que permiten resolver los problemas del

transistor FGMOS, es necesario encontrar un sistema de decisión apropiado.
El amplificador utilizado para este fin debe tener una configuración diferencial
para minimizar el efecto de los acoplamientos parásitos del transistor MOS.
Se propone utilizar una arquitectura Positive Feedback Floating Gate Logic
(PFFGL) implementada con las nuevas versiones de transistor FGMOS. Para
construir una compuerta de este tipo, basta con sustituir los bloques n-MOS
de una compuerta Dual Cascode Voltage Switch Logic (DCVSL) [20] por
transistores n-FGMOS.
Out Out
a a
b b
c c
Vp1 Vp2
Fig. 4. 5 Compuerta PFFGL con inyección por TFN.
En la Figura 4.5 se muestra una compuerta PFFGL utilizando inyección por

TFN. Esta implementación permite programar la función que será realizada
por la compuerta inyectando una cantidad conocida de carga a cada
compuerta flotante. Como la inyección por TFN no soluciona el problema de
corrientes de fuga, este circuito está limitado a procesos en donde se
asegure un buen aislamiento de compuerta. Para llevar los voltajes de
programación a cada una de las compuertas flotantes es necesaria una
compleja red de direccionamiento, incrementando el requerimiento de área.
44
A pesar de las limitaciones anteriores, la compuerta FGMOS con inyección

por TFN presenta ventajas útiles en circuitos como FPGA´s auto-bootables:
una sola celda FGMOS es capaz de realizar funciones booleanas,
secuenciales y de memoria al mismo tiempo que ofrece una memoria no-
volátil. La información de programación puede ser almacenada en la
compuerta flotante de los transistores de entrada, por lo que la compuerta
PFFGL haría el trabajo tanto del bloque lógico programable como de
memoria no volátil. Para llevar los voltajes de programación a cada una de
las compuertas flotantes se aprovecha la red de direccionamiento del FPGA;
programar una compuerta PFFGL por inyección TFN requiere de solamente
dos buses de datos. De esta forma se solucionan los problemas de las
lógicas FGMOS ofreciendo una mayor capacidad de integración, pero
limitando su uso a una aplicación en específico.
Out Out
Sw Sw
a a
b b
c c
Fig. 4. 6 Compuesta PFFGL auto-polarizada.
La solución anterior ofrece mejoras importantes en la implementación de

FPGA´s, sin embargo, las compuertas FGMOS no deben estar acotadas a
una aplicación en particular. La siguiente aproximación consiste en utilizar
transistores auto-polarizados, tal como se muestra en el circuito de la Figura
4.6. Al igual que en la compuerta de la Figura 4.4, al cerrarse el interruptor
Sw se cortocircuitan las entradas con la salidas, induciendo en las
45
compuertas flotantes un voltaje igual al de umbral de la compuerta FGMOS

Vthn*. De esta forma, aun cuando existieran variaciones en el proceso de
fabricación, el voltaje inducido en la compuerta flotante se ajusta a cualquiera
que sea Vthn*. Así, la lógica será robusta a variaciones en los parámetros de
proceso, quedando preparada para su fabricación en tecnologías nano-
métricas donde este problema es grave.
Out Out
Sw Sw
a a
b b
c c
Pulse
Fig. 4. 7 Compuerta PFFGL auto-polarizada con compuerta de corrección.
Con la manipulación de Sw se logra inducir un voltaje conocido en ambas

compuertas flotantes, sin embargo, este voltaje es idéntico para todos los
transistores FGMOS. Para lograr la diferencia que un sistema digital
diferencial requiere, se agrega una compuerta de control (Pulse) destinada a
sustraer una pequeña cantidad de carga de una de las compuertas flotantes.
Una segunda compuerta de control conectada a tierra se agrega al transistor
FGMOS complementario para mantener la simetría del sistema, tal como se
muestra en la Figura 4.7. El funcionamiento de este circuito es como sigue:
un instante después de que Sw se abre, se aplica un flanco de bajada en
Pulse. El flanco de bajada reduce el voltaje de compuerta de uno de los
transistores FGMOS, apagándolo. Así, al concluir la inicialización de la
compuerta auto-polarizada, un transistor FGMOS estará apenas encendido
mientras que su complemento estará completamente apagado.
46
4.3 Programación en Compuertas FGMOS
El circuito y el procedimiento descritos en la sección anterior permiten

modificar el umbral ante el cual la compuerta FGMOS cambia el estado de su
salida. Lo anterior es posible gracias al aislamiento que guarda la compuerta
flotante de los voltajes de entrada; sin importar cuales sean los voltajes
aplicados a las compuertas de control, el voltaje en la compuerta flotante al
concluir la inicialización será igual a Vth*. De esta forma, el vector aplicado a
las entradas durante la inicialización se convierte en el umbral de la
compuerta FGMOS. Si después de inicializada la compuerta se aplica un
vector de entrada cuya ponderación sea menor o igual a la de umbral,
provocará un estado bajo en la salida, un vector con ponderación mayor a la
de umbral provocará un estado alto. Así, es posible modificar la operación
que será realizada por la compuerta digital FGMOS en tiempo real y de una
forma simple. Algunos ejemplos de programación para una compuerta auto-
polarizada de 3 entradas se muestran en la Tabla 4.1.
Tabla 4. 1 Vectores de programación para una compuerta FGMOS auto-polarizada
Vector de Entrada Vector de Entrada

Función
(a, b, c) (ā, b̄, c̄)
OR / NOR 0, 0, 0 1, 1, 1
Carry / Carry 0, 0, 1 1, 1, 0
AND / NAND 0, 1, 1 1, 0, 0
0/1 1, 1, 1 0, 0, 0
Latch D 1, 1, 1 1, 1, 0
Para ejemplificar el procedimiento anterior se programa una compuerta

FGMOS auto-polarizada de 3 entradas como compuerta AND/NAND. La
Figura 4.8 muestra el diagrama de tiempo del procedimiento. Primero se
aplica el vector de programación (a, b, c = 0, 1, 1). Al activarse Sw, se induce
47
Vth* en la compuerta flotante, estableciendo el vector de umbral. Cuando Sw

vuelve a cero, se aplica un flanco de bajada en Pulse, dando fin a la
inicialización. Concluida la inicialización se aplican distintos vectores de
entrada. El único vector de entrada cuya ponderación es mayor a la de
umbral es (a, b, c = 1, 1, 1), por lo que habrá un estado alto en Out sólo
cuando todas las entradas sean uno, lo que corresponde a una función AND.
Ahora se programa la misma compuerta para realizar una función OR/NOR.
Se aplica el vector de programación (a, b, c = 0, 0, 0) en las entradas
mientras se activa SW; a pesar de que el vector de inicialización es diferente,
VFG nuevamente toma el valor de Vth*. Una vez retirado Sw se aplica un
flanco de bajada en Pulse. Al concluir la inicialización se aplican distintos
vectores de entrada a la compuerta. El único vector de entrada menor o igual
al de umbral es (a, b, c = 0, 0, 0), por lo que la salida será cero sólo cuando
todas las entradas sean cero, lo que corresponde con una función OR.
Sw
Pulse
Vth VFG
Out
Inic. AND Inic. OR
Fig. 4. 8 Diagrama de tiempo de la programación de una compuerta FGMOS
Otra opción de programación es la relación potencia-velocidad de la

compuerta digital. Durante la operación normal del circuito, uno de los
transistores FGMOS está apagado gracias al flanco de bajada aplicado en
48
Pulse. Así, de presentarse las condiciones para provocar un cambio en la

salida, es necesario esperar a que el canal del transistor FGMOS que está
apagado se forme. Si eventualmente el estado de Pulse y de su
complemento cambian a uno, el canal de ambos transistores FGMOS queda
formado mientras la diferencia en ambas ramas del circuito se mantiene,
reduciendo así el tiempo de respuesta. Al estar todos los transistores del
circuito encendidos, se forma un corto circuito entre los rieles de
alimentación, aumentando el consumo de potencia y reduciendo el margen
de ruido. Al agregar la señal Tbo en la compuerta FGMOS auto-polarizada,
tal como se muestra en la Figura 4.9, es posible elegir entre reducir el retardo
de propagación aumentando el consumo de potencia o viceversa.
Out Out
Sw Sw
a a
b b
c c
Tbo/Pulse Tbo
Fig. 4. 9 Compuerta FGMOS auto-polarizada con programación de la relación potencia-

velocidad.
El procedimiento de inicialización descrito anteriormente permite tener control

sobre el estado de la compuerta flotante sin necesidad de fuentes de
polarización externas. Como el voltaje inducido en la compuerta se ajusta al
voltaje de umbral de cada transistor en el sistema, se eliminan los errores
causados por variaciones en los parámetros de proceso. De esta forma se
cumple con los objetivos de funcionalidad y sencillez planteados en este
trabajo de tesis, dando una ventaja adicional: la posibilidad de controlar la
relación potencia-velocidad de forma sencilla y eficiente.
49
4.4 Vehículos de Prueba
Para demostrar que las soluciones propuestas en las secciones anteriores

cumplen con los objetivos planteados, se fabricaron dos circuitos integrados
de prueba. Los vehículos de prueba incluyen estructuras y circuitos que
permiten la caracterización apropiada de un rango amplio de parámetros de
interés en una lógica digital. A continuación se describen los bloques más
importantes incluidos en los chips de prueba.
Fig. 4. 10 Celda Auto-polarizada FGMOS de 3 Entradas.
Un primer vehículo de prueba incluye una serie de compuertas FGMOS auto-

polarizadas de tres entradas. En todos los casos se utilizaron transistores de
dimensiones mínimas tanto para el semi-latch p-MOS como para los
interruptores. Para conocer el efecto que transistores de diferentes
dimensiones tienen sobre el desempeño de las compuertas FGMOS, se
incluyen dos juegos de compuertas auto-polarizadas. Para el primero se
utilizan transistores FGMOS con W/L = 3 µm/0.6 µm, para el segundo,
transistores con W/L = 6 µm/0.6 µm. Cada uno de los juegos consiste en 4
50
compuertas FGMOS auto-polarizadas con capacitores de entrada poli1-poli2

de 5 fF, 10 fF, 15 fF y 20 fF respectivamente. Así, podrá medirse el efecto
que la capacitancia de entrada tiene sobre parámetros como el margen de
ruido y las características de DC de la lógica. El layout de una compuerta
FGMOS auto-polarizada con capacitancia de entrada de 5 fF y transistor
FGMOS de 3 µm se muestra en la Figura 4.10.
Fig. 4. 11 Layout del oscilador de anillo de 11 etapas.
Un circuito que permite conocer las características de conmutación de una

lógica digital es el oscilador de anillo [21]. En un segundo chip de prueba se
construyeron osciladores de anillo de 11 etapas utilizando compuertas
FGMOS auto-polarizadas. Al igual que en el primer chip de prueba, los
interruptores y los transistores p-MOS en cada compuerta FGMOS tienen
dimensiones mínimas. Un juego de osciladores se construyó utilizando
transistores n-MOS de 3 µm y el otro con transistores n-MOS de 6 µm. Cada
juego consiste en 4 osciladores con capacitancia de entrada de 5 fF, 10 fF,
15 fF y 20 fF respectivamente. La Figura 4.11 muestra el layout de un
51
oscilador de anillo de 11 etapas con transistores n-MOS 3 µm y capacitancia

de entrada de 5 fF. Para evitar que el ruido generado por la conmutación de
cada compuerta que compone el anillo afecte a las compuertas vecinas, se
aprovechó todo el espacio posible para la construcción de anillos de guarda.
En las vecindades de cada anillo se construyeron anillos de guarda más
grandes, para evitar que el ruido generado por un anillo afecte a los circuitos
vecinos como buffers de salida o los demás osciladores en el chip.
Fig. 4. 12 Fotografía del primer chip de prueba.
La Figura 4.12 muestra una imagen del primer chip de prueba. En la imagen
se aprecia cada una de las diferentes compuertas FGMOS auto-polarizadas
descritas anteriormente. También se pueden apreciar los buffers analógicos
y los buffers digitales conectados a las salidas de cada compuerta FGMOS
en el chip. A la salida de cada buffer en el circuito está el pad de medición en
chip. Las estructuras adicionales que se observan en la fotografía
corresponden a circuitos para la caracterización de los buffers de medición.
52
En la Figura 4.13 se muestra una imagen del segundo chip de prueba. Al

igual que en el primer chip, una de las compuertas FGMOS auto-polarizadas
de cada oscilador de anillo es conectada al pad de medición en chip. Para
soportar la carga del pad y el equipo de medición, la salida y su
complemento se conectan a un buffer analógico y uno digital.
Fig. 4. 13 Fotografía del segundo chip de prueba.
Para generar las distintas señales que se requieren en la medición de los

circuitos de prueba se utiliza un micro-controlador programado para este fin.
El micro-controlador seleccionado para este propósito es el PIC18F252 de
Microchip. Aunque la frecuencia máxima de reloj que soporta el micro-
controlador es de 40 Mhz, cada instrucción consume 4 tiempos de reloj, por
lo que la señal más rápida en las mediciones fue de 10 Mhz. Las señales
generadas fueron aplicadas a las estructuras de prueba a través de los pines
del empaquetado del circuito integrado.
53
4.5 Resultados
Como primer experimento se aplican distintos vectores de programación a

una compuerta FGMOS de dimensiones mínimas, es decir, con transistores
n-MOS con W = 3 µm y capacitores de entrada de 5 fF. El procedimiento se
repite para distintas combinaciones de programación descritas en la Tabla
4.1. Los resultados de la medición de la respuesta transitoria, debidamente
escalados para eliminar el corrimiento y la atenuación de los buffers de salida
y la punta activa, se muestran en la Figura 4.14.
Fig. 4. 14 Vectores de entrada y salida de una compuerta FGMOS auto-polarizada de 3

entradas.
En la gráfica se observa que, al activarse Sw con un vector de programación

(a, b, c) = 0, 0, 0, la salida muestra un estado bajo únicamente cuando todas
54
las entradas son cero. Lo anterior corresponde con una función OR, tal y
como se indica en la Tabla 4.1. Cuando Sw se activa con un vector de
programación (a, b, c) = 1, 0, 0, la salida muestra una función Carry. Cuando
el vector de programación es (a, b, c) = 1, 1, 0, la salida tiene un estado alto
únicamente cuando todas las entradas tienen un estado alto, lo que
corresponde a una función AND. Por último, se aplica un vector de
programación (a, b, c) = 1, 1, 1, con el que la salida es cero sin importar el
estado de las entradas.
El experimento anterior demuestra que la compuerta FGMOS puede ser

programada en tiempo real. El proceso de inicialización lleva el estado de la
compuerta flotante a un valor conocido; aún si hubiera variaciones de
proceso, se asegura que la compuerta flotante tiene Vth* después de
inicializada. Así, se elimina la necesidad de procesos post-fabricación para
asegurar el estado inicial de la compuerta flotante y se restaura cualquier
degradación que pudiera ocurrir en su estado. La capacitancia de entrada del
circuito de prueba es la mínima permitida por el proceso. La arquitectura
diferencial de la compuerta permite el buen funcionamiento de la compuerta
aún con capacitores de entrada más pequeños que las capacitancias
parásitas de los transistores. Aunque la compuerta puede operar a un voltaje
tan bajo como 1.6 volts, el micro-controlador utilizado como generador de
señales requiere un mínimo de 2.5, por lo que no fue posible poner a prueba
el voltaje mínimo de operación de las compuertas FGMOS auto-polarizadas.
4.5.1 Características de Conmutación
Para conocer las características de conmutación de la lógica se recurre a la

medición de los osciladores de anillo. La Figura 4.15 muestra los resultados
de la medición de la respuesta transitoria de un oscilador de anillo con
transistores n-MOS de 6 µm y capacitancias de entrada de 10 fF operando
55
con un voltaje de alimentación de 3 volts. El retardo de propagación se

determina midiendo el ancho de un pulso de salida y dividiéndolo entre las 11
etapas del oscilador. Los tiempos de subida y de bajada de la compuerta no
pudieron ser medidos del chip; el tiempo de bajada de las compuertas
FGMOS se estima en el orden de los 950 pS, mientras que el tiempo de
bajada del buffer analógico fue del orden de 2 nS.
Fig. 4. 15 Medición del retardo de propagación.
La gráfica de la Figura 4.16 muestra cómo diferentes dimensiones en los

transistores FGMOS afectan el retardo de propagación. Como se esperaba,
el tiempo de respuesta de las compuertas FGMOS aumenta con las
dimensiones de los capacitores de entrada. En la gráfica también se puede
observar que, si los capacitores de entrada son muy pequeños, el efecto de
las capacitancias parásitas de compuerta a drenaje (CGD) se hace
dominante. Como se explicó en el capítulo 1, la retroalimentación por CGD se
56
opone a un cambio en la salida, provocando un aumento en el retardo de

propagación. Conforme los capacitores de entrada son más grandes, el peso
de CGD sobre la red capacitiva de entrada se hace menos significativo,
dominando el aumento de la capacitancia de entrada.
Fig. 4. 16 Retardo de propagación contra capacitancia de entrada para compuertas FGMOS

auto-polarizadas de distintas dimensiones.
El comportamiento anterior se repite para ambos casos, para transistores

FGMOS con W = 3 µm y con W = 6 µm. Como era de esperarse, aumentar el
ancho del transistor FGMOS aumenta su capacidad de corriente, provocando
una reducción en el retardo de propagación. Además del aumento en la
capacidad de corriente, un aumento en las dimensiones trae consigo el
incremento de los acoplamientos parásitos. Así, el efecto de la
retroalimentación parásita resulta mucho mayor conforme las dimensiones
del transistor FGMOS aumentan.
57
4.5.2 Características de DC
El siguiente experimento consiste en obtener las características de

transferencia de las distintas compuertas FGMOS auto-polarizadas incluidas
en el chip de prueba. Para obtener la característica de transferencia de una
compuerta, vista desde una de sus entradas, se aplica una función rampa a
esa entrada. Dependiendo del vector de programación aplicado, la transición
ocurrirá cuando el resto de las entradas tengan (0, 0), (0,1) ó (1, 1). Para las
pruebas se programó la compuerta como detector de acarreo, por lo que la
transición ocurrirá cuando las demás entradas tengan (0, 1).
Fig. 4. 17 Característica de Transferencia de una compuerta FGMOS auto-polarizada.
La Figura 4.17 muestra la característica de transferencia de una compuerta

FGMOS auto-polarizada con transistores FGMOS de 3 m, capacitores de
entrada de 10 fF y voltaje de alimentación de 3 volts. Se observa que el
ancho de la región de transición es de apenas una decena de mV. Esta
58
característica se debe a la alta ganancia lograda por la retroalimentación

positiva del semi-latch p-MOS [22]. Lo anterior asegura que el estado de la
salida estará bien definido aún cuando el número de entradas de la
compuerta sea tan grande que atenúe el voltaje en la compuerta flotante.
Fig. 4. 18 Margen de ruido para una compuerta FGMOS auto-polarizada con diferente fan-in.
De la información obtenida del análisis destaca el margen de ruido. Las

lógicas FGMOS son especialmente susceptibles a este problema: mientras
en las lógicas convencionales el margen de ruido se degrada al aumentar la
región de transición en la curva de transferencia [23], en las compuertas
FGMOS auto-polarizadas se ve afectado por la degradación en el nivel de
voltaje de salida alto (VOH). La gráfica de la Figura 4.18 muestra el margen
de ruido para una compuerta FGMOS auto-polarizada con transistores
FGMOS de 3 µm para diferentes capacitancias de entrada. En la gráfica se
observa un aumento en el margen de ruido con la capacitancia de entrada
debido a la reducción del efecto de la retroalimentación por CGD sobre VOH.
59
4.5.3 Corriente de Corto-Circuito
Como se mencionó anteriormente, las señales de entrada de una compuerta

FGMOS auto-polarizada son atenuadas por la red capacitiva de entrada
antes de ser sumadas en la compuerta flotante. Aunque la ganancia que
provee el semi-latch p-MOS de la compuerta auto-polarizada es alta, es una
ganancia finita, por lo que esta atenuación se verá reflejada como una
degradación de los niveles de voltaje de la salida. Esta atenuación afecta el
margen de ruido a través de la degradación en VOH, pero también provoca
una corriente de cortocircuito entre los rieles de alimentación. Mientras que la
degradación en el margen de ruido puede ser restaurada mediante
inversores en las salidas, la corriente de cortocircuito es un problema difícil
de solucionar.
Si el número de entradas de una compuerta FGMOS como la que se muestra

en la Figura 4.7 es grande, las señales de entrada podrían quedar
suficientemente atenuadas como para disminuir la diferencia de voltaje entre
ambas compuertas flotantes. Si la diferencia de voltaje entre las entradas del
amplificador diferencial es muy pequeña, todos los transistores del
amplificador podrían encenderse simultáneamente, provocando una corriente
continua entre los rieles de alimentación afectando el consumo de potencia
de la lógica. Para cuantificar este efecto se evalúa la corriente de corto
circuito en compuertas FGMOS auto-polarizadas con distinto número de
entradas. Las compuertas en la comparación utilizan transistores FGMOS
con W = 6 µm y capacitores de entrada de 10 fF. Cada compuerta tendrá 1,
3, 5, 7, 9 y 11 entradas respectivamente. Los resultados de la comparación
son obtenidos mediante simulaciones en HSPICE usando los parámetros
proporcionados por MOSIS para la corrida en que fue fabricado el chip de
prueba. Para conocer el efecto que el voltaje de alimentación tiene sobre la
corriente de corto circuito, se realizó la serie de simulaciones para dos
60
voltajes de alimentación: 3 y 5 volts. Como referencia, se incluyen resultados

de la simulación de compuertas AND CMOS bajo las mismas condiciones
que las compuertas FGMOS.
Fig. 4. 19 Corriente de corto circuito en compuertas FGMOS con diferente fan-in.
En las grafica de la Figura 4.19 se observa que la corriente de corto circuito

aumenta al aumentar el número de entradas para Vdd = 5 volts. En el caso
de Vdd = 3 volts, el efecto de la cuenta de entradas sobre la corriente de
cortocircuito desaparece. Analizando la Figura 4.20, donde se muestra el
voltaje en la compuerta flotante para una compuerta FGMOS de 3 entradas,
se observa que si la diferencia de potencial entre los rieles de alimentación
es grande, es probable que el voltaje de compuerta caiga en un nivel que
encienda a todos los transistores del circuito. Si (a, b, c) es (1, 1, 1), los
transistores n-FGMOS estarán encendidos y los p-MOS apagados. Cuando
(a, b, c) sea (0, 0, 0) ocurre lo contrario, quedando los transistores n-FGMOS
61
apagados y los p-MOS encendidos. En el caso en que (a, b, c) sea (0, 0, 1) ó

(0, 1, 1), tanto los transistores n-FGMOS como los p-MOS quedarán
encendidos, ocurriendo una corriente entre los rieles de alimentación. Si Vdd
es pequeño, la ventana entre el voltaje de umbral de los transistores p-MOS
y n-FGMOS también será pequeña, eliminando la probabilidad de que ocurra
una corriente de corto circuito.
Vdd
V dd -Vthp
Vdd
Vdd -Vthp
Vthn Vthn
(a, b, c) (1, 1, 1) (0, 0, 1) (0, 1, 1) (0, 0, 0) (a, b, c) (1, 1, 1) (0, 0, 1) (0, 1, 1) (0, 0, 0)
Fig. 4. 20 Efecto del escalamiento de voltaje sobre la corriente de corto circuito.
Como experimento final se prueba la característica de programación de la

relación potencia-velocidad de las compuertas FGMOS auto-polarizadas. En
la Figura 4.21 se muestra el resultado de la medición de la respuesta
transitoria de un oscilador de anillo con transistores FGMOS de 6 µm y
capacitancia de entrada de 10 fF. Cuando las entradas Tbo y Tbo/Pulse
tienen un estado bajo, el retardo de propagación es de 1.98 nS. Cuanto las
entradas Tbo y Tbo/Pulse cambian a uno, el retardo de propagación
disminuye 15% a 1.7 nS. En consecuencia por el offset inducido en las
compuertas flotantes, el margen de ruido disminuye 9% y la corriente de
corto circuito aumenta 9%. Así, mediante la manipulación de una señal de
entrada, es posible seleccionar entre un sistema rápido o un consumo
eficiente de energía.
62
Fig. 4. 21 Programación de la relación potencia-velocidad en una compuerta FGMOS.
4.5.4 Comparación de Características
Con la finalidad de establecer una referencia que permita conocer el alcance

de la lógica FGMOS auto-polarizada, a continuación se realiza una
comparación de su desempeño contra compuertas lógicas convencionales.
Debido a que los chips de prueba no permiten conocer todas las
características de las compuertas FGMOS, los datos en la comparación son
obtenidos de simulaciones en HSPICE. En la comparación se incluye la
compuerta FGMOS auto-polarizada en ambas configuraciones: bajo
consumo de potencia (sin Tbo) y alta velocidad (con Tbo). Las compuertas
FGMOS son comparadas contra la lógica CMOS; aunque esta lógica no es
diferencial, establece una referencia ampliamente aceptada. Por último se
incluye una lógica diferencia que permitirá conocer la ventaja del uso de
63
transistores FGMOS, la lógica DCVLS. En todos los casos, se construye una

compuerta AND de tres entradas. La salida de cada compuerta en la
comparación se conecta a la entrada de una compuerta idéntica formando
osciladores de anillo de 5 etapas.
Tabla 4. 2 Características de conmutación de las compuertas en la comparación.
FGMOS s/Tbo FGMOS c/Tbo CMOS DCVSL

tdHL 721 pS 426 pS 595 pS 350 pS
tdLH 2.18 nS 1.84 nS 506 pS 1.69 nS
ft 1.27 nS 992 pS 882 pS 744 pS
rt 860 pS 981 pS 638 pS 608 pS
Vdd = 3.0 V
Las características de conmutación de cada compuerta se muestran en la

Tabla 4.2. En la comparación, la lógica CMOS logra el mejor comportamiento
al ser no diferencial; en las lógicas diferenciales, la retroalimentación provista
por el semi-latch p-MOS se opone a cualquier cambio en las salidas,
aumentando el tiempo de respuesta. El efecto de esta retroalimentación se
hace más evidente al observar la relación entre el retardo de propagación de
alto a bajo (tdHL) y el retardo de propagación de bajo a alto (tdLH). La
conmutación de alto a bajo ocurre inmediatamente al encenderse el bloque
n-MOS, mientras que en una conmutación de bajo a alto hay que esperar a
que el nodo de salida complementario conmute y fuerce un cambio en el
semi-latch. En la lógica FGMOS el retardo de la red capacitiva de entrada se
suma al retardo del circuito CMOS, incrementando 29% el retardo de
propagación con respecto a DCVSL en el modo de bajo consumo de
potencia y 9% en el modo de alta velocidad. El offset aplicado a la compuerta
FGMOS para cambiar su modo de operación modifica la transconductancia
de los transistores n-FGMOS. Al modificar las características de los
transistores n-FGMOS manteniendo la de los transistores p-MOS, se
modifica la relación entre el tiempo de bajada (ft) y el tiempo de subida (rt).
64
Como las características de conmutación son de mayor interés en el modo

de alta velocidad, se cuidó que los tiempos de conmutación fueran simétricos
en este modo, descuidando la simetría en el modo de bajo consumo de
potencia.
Fig. 4. 22 Consumo de energía contra voltaje de alimentación en distintas lógicas digitales.
En la Figura 4.22 se muestran los resultados de la comparación del consumo

de energía por ciclo de las compuertas AND a diferentes voltajes de
alimentación. Se observa que CMOS tiene el menor consumo de energía
gracias a su estructura no diferencial. En las lógicas diferenciales la
disipación de energía es mayor debido a que se tienen dos nodos de salida
conmutando, además, el aumento en el tiempo de transición debido a la
retroalimentación del semi-latch p-MOS aumenta la energía disipada durante
la conmutación. En la comparación de las lógicas diferenciales, FGMOS
consume 35% más energía por ciclo que DCVSL en el modo de bajo
consumo de potencia y 79% más energía por ciclo en el modo de alta
65
velocidad. Esta diferencia es producto del aumento en la corriente estática y

en el retardo de propagación. Como se explicó en la sección anterior, es
posible que todos los transistores se encuentren encendidos
simultáneamente, ocurriendo una corriente de cortocircuito durante el
comportamiento estático de la compuerta. Lo anterior provoca que la
corriente estática en la lógica FGMOS sea de 1.7 µA en modo de bajo
consumo de potencia y 18 µA en modo de alta velocidad, mientras que en la
lógica DCVSL es de 435 nA. Durante la transición, esta diferencia es mucho
menor. La corriente durante la conmutación en la lógica FGMOS en modo de
bajo consumo de potencia es de 93.5 µA y de 110 µA en modo de alta
velocidad, mientras que en la lógica DCVSL es de 107.5 µA.
Fig. 4. 23 Layout de una compuerta FGMOS auto-polarizada de 3 entradas.
Por último se hace una comparación de las dimensiones de las tres

compuertas AND. En la Figura 4.23 se muestra el layout de la compuerta
FGMOS auto-polarizada de 3 entradas. El área requerida para esta
66
implementación fue de 26 µm X 24 µm, de la cual sólo el 40% fue ocupado

para la construcción de dispositivos activos. Al tener sólo dispositivos que no
disipan calor, el resto del área ayudará a disipar el calor generado por los
transistores MOS. En la Tabla 4.3 se muestra la comparación de las tres
compuertas AND. Nuevamente, al ser no diferencial y requerir menos
componentes, la compuerta CMOS es la más compacta, requiriendo un área
de apenas 20 µm X 15 µm. Como el 79% del layout es ocupado por
transistores, la mayor parte del área generará ruido, calor, entre otros efectos
no deseados de los transistores MOS. La compuerta DCVSL fue construida
en un área de 21 µm X 22 µm, apenas 35% más pequeña que la compuerta
FGMOS. En este caso, 62% del área es requerida por dispositivos activos,
siendo el resto área para interconexiones.
Tabla 4. 3 Área de Implementación.

FGMOS CMOS DCVSL
Área 26 µm X 24 µm 20 µm X 15 µm 21 µm X 22 µm
% Área Activa 40% 79% 62%
4.6 Resumen
En este capítulo se presentó una lógica FGMOS robusta a los problemas

comunes de las lógicas de compuerta flotante. La solución fue alcanzada
cumpliendo con los objetivos de sencillez y economía planteados en esta
tesis, aprovechando todas las ventajas de los transistores FGMOS. Los
resultados de la medición de los circuitos de prueba demostraron las
características de programación, tanto de la relación potencia-velocidad
como de funcionalidad de la lógica. También se cuantificaron efectos
parásitos como la retroalimentación a través de las capacitancias parásitas
del transistor y la corriente de corto-circuito. Lo anterior permitirá diseñar
circuitos FGMOS robustos a estos problemas.
67
Los resultados de la simulación en HSPICE mostraron el desempeño de la

lógica FGMOS auto-polarizada frente a lógicas CMOS convencionales.
Aunque los problemas de las lógicas FGMOS fueron solucionados, sus
características en las tres principales figuras de mérito no lograron superar a
las de lógicas digitales similares. A pesar de lo anterior, la lógica FGMOS
auto-polarizada presenta ventajas funcionales que le permiten competir en el
mercado actual.
68
Capítulo 5 Un Nuevo Estilo de Diseño, Una Nueva Filosofía de Diseño
Un Nuevo Estilo de Diseño, Una

Nueva Filosofía de Diseño
U
n nuevo estilo de diseño que resuelve los problemas de las lógicas
FGMOS ha sido propuesto. En el capítulo anterior se demostró la
funcionalidad de la arquitectura y se discutieron sus principales
características. Si bien la lógica auto-polarizada soluciona los problemas de
las lógicas de compuerta flotante, no logra superar el rendimiento de las
lógicas convencionales similares. Para aprovechar las características de las
lógicas de compuerta flotante, en el presente capítulo se propone una serie
de metodologías aplicadas al diseño de circuitos digitales FGMOS. Los
circuitos diseñados serán comparados con diseños similares implementados
con lógicas tradicionales para posteriormente ser discutidos.
5.1 Filosofía de Diseño
Las lógicas FGMOS procesan la información en base a la ponderación de los

voltajes de entrada. Esta forma de procesamiento podría hacer que las
estrategias de diseño convencionales resulten inadecuadas. Para estudiar si
hay una diferencia significativa entre distintas metodologías, se analiza el
proceso de diseño de un bloque digital en los estilos de diseño más
comunes. Un ejemplo que representa muy bien la manera en que distintas
filosofías manejan un mismo problema es el sumador Carry Look Ahead
(CLA). El siguiente análisis mostrará si una nueva metodología de diseño es
útil para obtener el mejor rendimiento de las lógicas FGMOS.
Siguiendo la metodología de diseño para circuitos CMOS, se hace un

análisis booleano. En un sumador CLA, el acarreo para el n-ésimo bit está
dado por Ci+1=Gi+(Pi·Ci), por lo que el acarreo del 2º bit sería [23]:
C2 = G1 + P1 G0 + P1 P0 Cin (5.1)
Si Px=ax+bx y Gx=axbx, entonces:
C2 = a1 b1 + a1 a0 b0 + a1 a0 Cin + a1 b0 Cin + b1 a0 b0 + b1 a0 Cin + b1 b0 Cin (5.2)
Se puede observar del análisis de la ecuación anterior que C2 tendrá un

estado alto sólo si se cumplen una o más de las combinaciones
especificadas en la ecuación. En el caso de detectarse cualquiera de las
combinaciones, se establece una ruta entre el nodo de salida y Vdd. En el
caso de no encontrar ninguna de las combinaciones, se establece una ruta
entre el nodo de salida y tierra. Utilizando álgebra booleana o herramientas
como mapas de Karnaugh, se obtiene una versión simplificada de la
Ecuación 5.2. Esta función puede ser implementada tal como se muestra en
el circuito de la Figura 5.1.
Fig. 5. 1 Circuito CLA para el cálculo del segundo bit de acarreo [23].
Otra forma de implementar el mismo bloque CLA es con transistores de

paso, estilo de diseño que dio como resultado el bloque CLA tipo Manchester
[23]. Este circuito se implementa con una serie de interruptores entre el
acarreo anterior (Ci-1) y el acarreo actual (Ci) que son accionados sólo si hay
70
propagación, es decir, sólo si ax ó bx tiene un estado alto. Al activarse los

interruptores, el estado de Ci-1 se propaga a Ci. En el caso de la generación,
una serie de interruptores que se activan cuando ax y bx sean uno conectan
el nodo de salida a Vdd. Así, Ci toma el valor del acarreo anterior en el caso
de propagación o el valor de uno en el caso de generación. El diagrama de la
versión estática del bloque CLA Manchester para dos bits de acarreo se
muestra en la Figura 5.2.
Fig. 5. 2 Generador de acarreo tipo Manchester [23].
La naturaleza de las lógicas FGMOS no permite la detección de

combinaciones específicas en los datos de entrada ni la transferencia de
datos de entrada a la salida, por lo que es necesario introducir una nueva
filosofía de diseño basada en la ponderación de los datos de entrada. Sean
las entradas al sistema a0, b0, a1, b1 y Cin al igual que en los casos anteriores.
Primero es necesario asignar el peso que tendrá cada una de las entradas.
Al ser a1 y b1 más significativos, tendrán el doble de peso que a0, b0 y Cin.
Habiendo ponderado las entradas, se determina cuál es el número mínimo
de unos a la entrada para que la salida tenga un estado alto. Para que haya
generación, es necesario que los dos bits más significativos estén en alto;
como estos bits tienen el doble de peso, equivale a tener 4 entradas en alto.
Para que haya propagación, uno de los bits más significativos estará en alto
al igual que dos de los bits menos significativos, lo que también equivale a 4
71
entradas en alto. Una vez determinada la cantidad de entradas que deberán

disparar el sistema, se calcula cuál será el resultado de la suma ponderada
de voltajes ante esta condición. Con esto se estima cuál es el voltaje de
umbral que deberá tener el comparador para procesar la información
correctamente. Tomando todo esto en cuenta, tendremos un estado alto a la
salida sólo si cuatro de las entradas tienen un estado alto. Esta condición se
alcanza sólo si se cumple cualquiera de las siguientes combinaciones:
C2 = a1 b1 + a1 a0 b0 + a1 a0 Cin + a1 b0 Cin + b1 a0 b0 + b1 a0 Cin + b1 b0 Cin (5.3)
tal y como se indica en la Ecuación 5.2. El circuito CLA resultante se muestra

en la Figura 5.3.
Fig. 5. 3 Versión PFFGL del generador de 2º acarreo en un bloque CLA.
De esta forma se comprueba que, a pesar de que la metodología de diseño y

forma de procesar las señales de entrada son diferentes, se obtiene el
mismo resultado. Una metodología de diseño adecuada a la ponderación de
los voltajes de entrada permite realizar operaciones aritméticas con un menor
número de compuertas. Así, aunque una sola compuerta FGMOS fuera más
lenta y grande que una sola compuerta CMOS, sería capaz de realizar
operaciones más complejas con un menor retardo de propagación, área y
consumo de potencia.
72
5.2 Implementación de Sistemas VLSI FGMOS
Para implementar un sistema digital FGMOS auto-polarizado son necesarias

consideraciones adicionales. Primero hay que encontrar una forma eficiente
de generar las señales que son requeridas por los procesos de inicialización,
programación y operación. En una compuerta auto-polarizada se requiere
propagar tres señales adicionales a las de entrada para manipular los
interruptores y las compuertas de control Tbo y Pulse/Tbo. Además, generar
la señal Pulse/Tbo podría representar dificultades debido a su doble función.
Para generar estas señales de control se propone un circuito como el de la
Figura 5.4. En este circuito, al activarse Sw se cierran los interruptores que
inducen Vth* en ambas compuertas flotantes. Al mismo tiempo, Sw lleva el
estado de la salida de la compuerta OR a un estado alto. Cuando los
interruptores se abren, las compuertas flotantes se aíslan. Un instante
después, la salida de la compuerta OR cambia a cero, provocando el flanco
de bajada necesario para sustraer la cantidad de carga necesaria para
apagar uno de los transistores FGMOS.
Out Out
Sw Sw
a a
b b
c c
Sw
Tbo
Fig. 5. 4 Compuerta FGMOS auto-polarizada.
Terminado el proceso de programación, ésta misma implementación permite

manipular la relación potencia-velocidad de la compuerta auto-polarizada por
medio de la señal Tbo. Como Sw tiene un estado bajo durante la operación
73
normal de la compuerta, el estado de Tbo es propagado sin cambio por la

compuerta OR. Así, cuando Tbo tenga un estado bajo, la compuerta
funcionará con sólo un transistor FGMOS encendido a la vez. Si Tbo cambia
a uno, se induce un incremento de voltaje en ambas compuertas flotantes
que hace que los canales de ambos transistores estén formados de manera
permanente, aumentando la velocidad del circuito y sacrificando consumo de
potencia y margen de ruido. De esta forma, una compuerta OR permite
manejar la doble función de la entrada Pulse/Tbo además de reducir a dos el
número de señales que deben ser propagadas en el sistema digital FGMOS.
Out Out
Sw Sw Sw Sw
Sw Sw
a a
b b
c c
Sw Sw
Sw
Tbo
Fig. 5. 5 Compuerta FGMOS auto-polarizada con multiplexor de entrada.
Además de las señales de control, es necesario aplicar los vectores de

programación de acuerdo a la Tabla 4.1 durante el procedimiento de
inicialización. Mientras la información de programación es aplicada a la
compuerta FGMOS, es necesario que las compuertas de control sean
aisladas de las señales de entrada para evitar corto-circuitos. Para llevar a
cabo lo anterior se propone utilizar interruptores en las compuertas de control
tal como se muestra en la Figura 5.5. Así, cuando Sw se activa, las
compuertas de control son aisladas de las señales de entrada y conectadas
a vdd o a tierra dependiendo del vector de programación. Al concluir la
inicialización, Sw se retira reconectando las señales de entrada a las
compuertas de control.
74
Otra forma de llevar los vectores de programación a las compuertas de

control sin provocar corto-circuitos es mediante un diseño inteligente. Si la
compuerta auto-polarizada es un circuito simétrico con transistores bien
apareados, podemos decir que el voltaje de compuerta flotante y el voltaje de
salida son idénticos a sus complementos. Si lo anterior se cumple, cuando
Sw se cierra, la estructura diferencial de la compuerta FGMOS se dobla
tomando la forma un divisor de tensión. El transistor p-MOS del divisor se
forma con el paralelo de los transistores que forman el semi-latch y, el
transistor n-MOS con el paralelo de los transistores FGMOS. Así, durante el
proceso de programación, el voltaje en las salidas de una compuerta FGMOS
auto-polarizada puede ser calculado utilizando la siguiente expresión:
"@A = "@AB + DFG´ I

∗ EE ?'
J
(5.4)
*
Si la entrada de cada compuerta auto-polarizada viene de una compuerta

idéntica, es posible conocer el voltaje que será aplicado a dicha entrada
durante el proceso de inicialización. Así, manipulando las conexiones entre
las compuertas FGMOS, la salida de una compuerta proveerá los voltajes de
programación de la siguiente sin necesidad de aislar las señales de entrada.
5.3 Ejemplos de Diseño
Para ejemplificar la filosofía y las estrategias descritas en las secciones

anteriores se estudiarán algunos circuitos digitales FGMOS. A continuación
se muestra el proceso de diseño de circuitos secuenciales y aritméticos
utilizando compuertas digitales FGMOS. Para el diseño de dichos circuitos se
emplearon las metodologías de diseño propuestas en este capítulo. En la
sección posterior, estos diseños se utilizarán para comparar el desempeño
de las lógicas FGMOS contra lógicas convencionales.
75
5.3.1 Registro Serie-Paralelo
El primer caso de estudio consiste en el diseño de un registro serie-paralelo

construido con latches D FGMOS. La compuerta FGMOS auto-polarizada de
la Figura 5.6 se configura para operar de la siguiente manera. Cuando la
señal de reloj (ck) tenga un estado bajo, el voltaje en ambas compuertas
flotantes será mucho menor al voltaje de umbral de la compuerta FGMOS
(Vth*). Bajo esta condición, el incremento de voltaje inducido en la compuerta
flotante por un dato de entrada (D) sería insuficiente para encender
cualquiera de los transistores FGMOS. Si ambos transistores FGMOS están
apagados, el dato de salida quedará memorizado por el lazo de
retroalimentación del semi-latch p-MOS.
Q Q
Sw Sw
D D
ck ck
SET RST
Sw
Tbo
Fig. 5. 6 Latch D FGMOS auto-polarizado.
Cuando ck cambie su estado a un nivel alto inducirá un incremento de voltaje

en ambas compuertas flotantes, suficiente para llevarla a un voltaje cercano
al voltaje de umbral de la compuerta FGMOS. Así, el incremento de voltaje
inducido en la compuerta flotante por un dato de entrada será suficiente para
encender uno de los dos transistores FGMOS, estableciendo el estado de la
salida. Como SET y RST tienen el doble de peso, cuando una de estas
entradas cambie a uno, forzará en la salida un uno o un cero
respectivamente sin importar el estado del resto de las entradas.
76
Los latches FGMOS se conectan en serie para formar flip-flop´s que a su vez
se conectan en serie para formar el registro serie-paralelo, tal como se indica
en la Figura 5.7. En este circuito, el dato de entrada de cada latch FGMOS
viene de otro latch FGMOS idéntico. Para generar las señales de reloj
complementarias requeridas para la implementación de los flip-flop´s se
utiliza una compuerta FGMOS. Así, las señales de reloj vendrán también de
compuertas auto-polarizadas, por lo que el voltaje de programación en estas
entradas durante la programación, es conocido.
Din D Q D Q D Q D Q
ck ck ck ck
SET RST SET RST SET RST SET RST
SET
RST
Sw
Tbo
ck
ck
Fig. 5. 7 Registro serie-paralelo FGMOS.
Cada Latch D en el registro serie-paralelo está construido con una compuerta

FGMOS auto-polarizada con transistores n-FGMOS con W/L = 3 µm/0.6 µm
y p-MOS con W/L = 1.5 µm/0.6 µm. El voltaje de alimentación utilizado en
todo el sistema será 3 volts. Sustituyendo en la ecuación 5.4 para obtener el
voltaje de umbral de las compuertas FGMOS auto-polarizadas se tiene que:
"@A = "@AB + DFG´ I = 1.045

∗ EE ?'
J
(5.5)
*
Como las señales D y ck vienen de compuertas FGMOS auto-polarizadas,

sabemos que durante el proceso de programación el voltaje aplicado a estas
entradas será de 1.045 volts. Si la capacitancia de entrada del circuito es de
77
10 fF, el voltaje de programación se refleja como un incremento en el voltaje

de compuerta flotante igual a:
2 .RST42 RU4
∆∗Q = = ≈ 0.2 X
'& %&
%, , TRU
(5.6)
Por otro lado, las señales de entrada Sw/Tbo, SET y RST vendrán de
señales externas al registro, por lo que es válido suponer que es posible
manipular su estado durante el procedimiento de programación. Así, durante
la programación, SET y RST tendrán un estado bajo mientras que las
entradas Sw/Tbo estarán en alto. El incremento de voltaje debido a la
entrada Sw/Tbo será:
2Y42 RU4
∆Q = = ≈ 0.6 X
'& %&
%, , TRU
(5.7)
Supongamos que al finalizar el proceso de programación el estado de las

entradas Sw/Tbo, D y ck cambia a cero. Este cambio en las entradas induce
un decremento de 1 volt, con lo que el voltaje en ambas compuertas flotantes
tendrá un valor cercano a los 0 volts. Bajo estas condiciones, si un dato es
aplicado a la entrada del latch, éste causará un incremento de 0.6 volts en
una de las compuertas flotantes. Este incremento es mucho menor al voltaje
de umbral de la compuerta FGMOS, por lo que no lograría encender al
transistor FGMOS correspondiente. En el caso en que ck cambie a uno, se
induce a la compuerta flotante un incremento de 0.6 volt, nuevamente
insuficiente para encender a cualquiera de los transistores FGMOS. Si
además de ck se aplica un dato a la entrada del latch, el incremento
provocado por ambas entradas será 1.2 volts, encendiendo uno de los dos
transistores FGMOS. En el caso en que una de las entradas SET o RST
cambie a uno, se induce un incremento de 1.2 volts en una de las
compuertas flotantes, sobreseyendo cualquiera que sea el estado de las
demás entradas.
78
5.3.2 Compresor de productos parciales de 16 X 16 bits
El siguiente caso de estudio consiste en un compresor de productos

parciales para la construcción de multiplicadores de 16 X 16 bits utilizando
una arquitectura de árbol de Wallace [24]. Esta aplicación dará buena idea
de las ventajas y problemas típicos al diseñar con lógicas FGMOS. El
compresor consiste en un árbol de compresores 7:3 encargado de realizar la
reducción y suma de productos parciales en un multiplicador paralelo. Este
esquema y el uso de compuertas FGMOS permiten realizar la suma de todos
los productos parciales en sólo 3 etapas, reduciendo significativamente el
retardo de propagación del multiplicador.
X 6 X5 X4 X3 X2 X 1 X0
3:2 3:2
3:2
3:2 Cin 0
Cin 1
Cout 0
Cout 1 3:2
Carry Sum
Fig. 5. 8 Compresor 7:3 construido mediante la combinación de bloques de menos

compresión.
Típicamente, un compresor 7:3 es construido utilizando bloques de

compresores 3:2. Un ejemplo de un compresor 7:3 convencional se muestra
en la Figura 5.8. Combinar bloques de baja compresión para la construcción
79
de bloques de mayor compresión compromete el rendimiento del compresor

de forma significativa, al grado que puede no presentar ninguna ventaja en el
desempeño total del sistema [25]. Algunos compresores 7:3 muy compactos
han sido propuestos anteriormente, presentando mejoras importantes como
la reducción en la cuenta de transistores a poco más de 100 [26]. A pesar de
que estos compresores compactos presentan mejoras en el retardo de
propagación (td), la ruta crítica es de 6 compuertas XOR. Típicamente las
compuertas XOR muestran el mayor retardo de propagación en una lógica
digital, haciendo que el sistema sea lento.
X0 X0
X1 X1
X2 X2
X0 X0
X3 X3 X1 X1 X0 X0
X4 X4 X2 X2 X1 X1
X5 X5 X3 X3 X2 X2
X4 X4 X3 X3
X6 X6 X5 X5 X4 X4
X6 X6 X5 X5
X6 X6
C1 C1 C0 C0 S0 S0
Fig. 5. 9 Compresor 7:3 FGMOS.
Un compresor 7:3 puede ser construido utilizando tan sólo tres compuertas
FGMOS configuradas como detector de mayoría. Un detector de mayoría
tendrá un estado alto cuando la mayoría de las entradas sean uno y un
estado bajo cuando la mayoría de las entradas sean cero. Así, el compresor
se obtiene al conectar las tres etapas detectoras de mayoría en cascada, tal
como se muestra en la Figura 5.9. La primera de las compuertas calculará el
bit de acarreo más significativo (C1). Cuando el número de entradas con un
estado alto sea mayor a 3, habrá un estado alto en la salida, cualquier otra
80
ponderación hará que la salida sea cero. El bit de acarreo C1 es aplicado

como entrada a la segunda compuerta, que es la encargada de calcular el bit
de acarreo menos significativo (C0). De esta forma, la segunda compuerta
detectora de mayoría tendrá un estado alto siempre que el número de
entradas en alto sea mayor a: uno, si C1 = 0; cinco, si C1 = 1. La última
compuerta calcula el resultado de la suma final (S0). La salida del último
bloque será uno cuando el número de entradas con un estado alto sea mayor
a: cero, si C1 = 0 y C0 = 0; dos, si C1 = 0 y C0 = 1; cuatro, si C1 = 1 y C0 = 0;
seis, si C1 = 1 y C0 = 1.
En el compresor 7:3 FGMOS la cuenta de componentes es de 24 transistores

y 82 capacitores. Aunque la cantidad de componentes es similar a la del
compresor en [26], la gran mayoría son elementos pasivos que no disipan
potencia. Aunque la señal más lenta en el compresor FGMOS es S0, la señal
crítica que debe propagarse a lo largo del multiplicador es la del acarreo más
significativo C1, que es la señal más rápida en el compresor. El bit de acarreo
más significativo estará disponible un retardo de propagación después de
aplicadas las señales de entrada, el segundo bit de acarreo, un retardo de
propagación después, la suma de salida estará disponible 3 td después de
aplicados los vectores de entrada.
Una vez diseñado el compresor, se encuentra la estructura del árbol para la

reducción de los productos parciales. El esquema propuesto se muestra en
la Figura 5.10. Un primer grupo de compresores 7:3 reduce los 16 renglones
de productos parciales a 8. Como no es necesario propagar acarreo para
esta reducción, la compresión se hace en paralelo y el resultado está
disponible en 3 td. Un segundo bloque de compresores reduce los 8
renglones resultantes a 3, el proceso se lleva a cabo en 3 td adicionales.
Después de sólo 6 td, los 16 renglones de productos parciales son reducidos
a un número que puede ser manejado por el sumador final. El último bloque
81
consiste en compresores 7:3 conectados como sumador de rizo. De las

entradas del compresor, cuatro son destinadas a sumar los renglones de
productos parciales y dos a la propagación del acarreo.
X-X
0 6
Compresor
7:3
C1 C0 S0
1er t d
2do t d
3er t d
1er t d
2do t d
3er t d
4o t d
5o t d
6o t d
C1de la etapa previa

C0de la etapa previa
X 0 X6
Compresor
7:3
C1 C0 S0
X1 de la siguiente etapa
X0de la siguiente etapa
Fig. 5. 10 Árbol de compresores 7:3 para la suma de productos parciales en un multiplicador

de 16 X 16 bits.
82
Para probar el funcionamiento del compresor 7:3 se realiza una simulación

en HSPICE La Figura 5.11 muestra el voltaje a la salida del bit C1 cuando
son aplicadas las primeras 24 combinaciones de la tabla de verdad del
compresor. Se puede ver que C1 es cero sólo cuando son aplicados los
vectores en que el número de entradas en alto es igual o mayor a 4, lo que
cumple con la tabla de verdad del compresor. De la simulación se aprecia
que el nivel de voltaje de la salida v(C1) se ve afectado por el gran número de
entradas de la compuerta FGMOS, sin embargo, los niveles de voltaje son
restaurados exitosamente mediante los inversores a la salida de las
compuertas v(oC1).
Fig. 5. 11 Resultados de la simulación del bit de acarreo más significativo de un bloque

compresor FGMOS 7:3.
En un análisis cualitativo se puede inferir lo siguiente. Un bloque compresor

convencional como el de la Figura 5.8 necesita propagar dos bits de acarreo
para realizar la compresión de 7 a 2, haciendo que la reducción de un bloque
de 7 renglones de 16 productos parciales tome 22 td. El compresor FGMOS
de la Figura 5.9 permite hacer la reducción de productos parciales en
paralelo, sin necesidad de propagar acarreos, haciendo que la reducción se
83
lleve a cabo en tan solo 3 td. Un bloque compresor 7:3 FGMOS permite
reducir una matriz de 16 X 16 productos parciales en tan solo 6td y realizar la
suma final en 32 td adicionales. El retardo del sumador del vector final puede
reducirse utilizando sumadores más sofisticados como sumadores CLA.
5.4 Comparación de Resultados
Para conocer el desempeño de las lógicas FGMOS se hace una

comparación contra circuitos similares construidos con lógicas
convencionales. Los resultados en las comparaciones son obtenidos
mediante la simulación en HSPICE utilizando los parámetros de un proceso
On Semiconductors de 0.5 µm.
Fig. 5. 12 Comparación de tres distintas implementaciones de un bloque CLA.
El primer circuito en la comparación es el bloque CLA diseñado en la primera

sección de este capítulo. Los circuitos en la comparación son los mostrados
84
en las Figuras 5.1, 5.2 y 5.3. En la Figura 5.11 se muestra la salida de los
tres bloques CLA para las 32 posibles combinaciones de entrada. Las
especificaciones de los tres circuitos en la comparación se muestran en la
Tabla 5.1. Se puede observar que el bloque CLA FGMOS es el que muestra
las mejores características en la comparación. El retardo de propagación en
la versión FGMOS es 35% menor que CMOS y 192% menor que la versión
Manchester. También en el consumo de energía, FGMOS muestra las
mejores características en la comparación; FGMOS muestra un consumo de
potencia 44% y 16% menor que CMOS y el bloque Manchester
respectivamente. La cantidad de transistores en el bloque CLA FGMOS es
10 veces menor que en la versión CMOS y 7.5 veces menor que en la
versión Manchester.
Tabla 5. 1 Especificaciones de tres implementaciones de un bloque CLA.
FGMOS CMOS MANCHESTER

tdHL 348 pS 1.2 nS 1.98 nS
tdLH 888 pS 1.17 nS 2.6 nS
ft (20%-80%) 628 pS 326 pS 510 pS
rt (20%-80%) 408 pS 341 pS 542 pS
Energía/Ciclo 1.87 pJ 2.70 pJ 2.17 pJ
No. Transistores 4 40 30
Vdd = 3 volts, Tbo = 0
Aunque la cadena de acarreo Manchester presenta mejoras importantes

frente al bloque CLA CMOS, el bloque FGMOS logra reducir aún más el
consumo de potencia y la cuenta de transistores, además, el retardo de
propagación es mucho menor que las demás implementaciones en la
comparación. De esta forma, la versión FGMOS del circuito CLA supera
significativamente a las versiones tradicionales en las tres principales figuras
de merito en el diseño digital.
85
El segundo caso de estudio consiste en la comparación del registro serie-

paralelo explicado en la sección anterior. Esta comparación mostrará si es
posible proveer la doble función de entrada de datos y entradas de
programación de las compuertas de control sin necesidad de aislar las
señales de entrada. También, se mostrará el desempeño de la lógica auto-
polarizada en la implementación de circuitos secuenciales. En la
comparación se toma un flip-flop D CMOS y otro implementado con lógica de
transistores de paso (CPL) [23]. La Figura 5.12 muestra la salida del 5º y 8º
flip-flop en un registro serie-paralelo de 8 bits implementado con las tres
lógicas en la comparación.
Fig. 5. 13 Comparación de tres distintas implementaciones de un registro serie-paralelo.
En la Tabla 5.2 se enlistan las características de los tres registros. Si bien un

flip-flop FGMOS auto-polarizado utiliza menos transistores que las demás
implementaciones, también muestra el retardo de propagación más alto,
siendo 2% más lento que CMOS y 16% más lento que el registro de
86
transistores de paso. En la comparación del consumo de energía, la lógica

FGMOS tampoco muestra las mejores características en la comparación;
FGMOS consume 66% menos energía que la lógica de transistores de paso
y 76% más energía que CMOS. Para establecer un punto de referencia más
adecuado se compara el producto potencia-retardo de los tres registros en la
comparación. Para obtener la potencia de cada registro se divide el consumo
de energía entre el tiempo. El tiempo corresponde a los 400 nS del ciclo de
prueba que se muestra en la Figura 5.12. Multiplicando la potencia por el
retardo tenemos que las mejores características las tres implementaciones
las tiene CMOS, con un producto potencia-retardo de 12.81 aW*S, le sigue la
lógica FGMOS con un producto potencia-retardo de 23.09 aW*S. Las peores
características en la comparación son las de la lógica de transistores de
paso, con un producto potencia-retardo igual a 32.99 aW*S.
Tabla 5. 2 Especificaciones de tres distintas implementaciones de un flip-flop D.
FGMOS CMOS CPL

tdHL 702 pS 1.4 nS 1.23 nS
tdLH 1.43 nS 507 pS 718 pS
ft (20%-80%) 1.04 nS 898 pS 1.35 nS
rt (20%-80%) 540 pS 572 pS 318 pS
Energía/Ciclo 6.46 pJ 3.66 pJ 10.73 pJ
No. Transistores 12 32 24
Vdd = 3 volts, Tbo = 0
Los análisis anteriores demuestran que las lógicas FGMOS presentan su

mejor rendimiento en aplicaciones aritméticas. De acuerdo a la comparación
final del capítulo anterior, una sola compuerta FGMOS no logra superar las
características de potencia, velocidad y área de las lógicas convencionales.
Lo anterior se refleja en la implementación del registro serie-paralelo, en
donde cada latch en la comparación se construye con una sola compuerta.
87
En el caso de implementaciones aritméticas, una sola compuerta FGMOS es

capaz de realizar operaciones complejas. De esta forma, un sistema
aritmético FGMOS de una sola compuerta, es mucho más rápido, compacto
y consume menos energía que un sistema aritmético de varias compuertas
convencionales.
5.5 Resumen
En el presente capítulo se realizaron análisis que demostraron que las

metodologías de diseño convencionales no obtienen el mejor rendimiento de
las lógicas FGMOS. Una nueva filosofía de diseño para sistemas digitales
FGMOS fue propuesta. Las metodologías para circuitos digitales FGMOS
fueron aplicadas en el diseño de varios sistemas digitales aritméticos y
secuenciales. La comparación contra las lógicas convencionales demostró
que en la aplicación de sistemas digitales aritméticos, las lógicas FGMOS
superan a las convencionales en las tres principales figuras de mérito en el
diseño digital: área, velocidad y consumo de energía.
88
Capítulo 6 Conclusiones
Conclusiones
E
n este trabajo de tesis fueron analizados los problemas comunes
que hicieron que las lógicas digitales FGMOS fueran descartadas
casi tan pronto como fueron propuestas. A pesar de que dichos
problemas son graves, las lógicas digitales FGMOS presentan ventajas
deseables en sistemas digitales de actualidad. Con lo anterior en mente, se
encontraron las soluciones que permitirán aprovechar las ventajas de los
transistores FGMOS en la construcción de sistemas digitales VLSI de una
manera confiable y adaptada a las tecnologías nano-métricas actuales.
6.1 Aportación Principal
Una familia lógica FGMOS que aprovecha las ventajas de los transistores de
compuerta flotante como son bajo voltaje y número de reducido de
componentes, pero robusta a los problemas típicos de la técnica. Lo anterior
fue logrado cumpliendo con los objetivos de sencillez de diseño y operación y
sin necesidad de requerimientos especiales como procesos de fabricación no
estándar o procesamiento post-proceso que encarezcan el producto final.
6.2 Conclusiones Generales
El comportamiento del transistor FGMOS es representado adecuadamente

por el modelo de simulación propuesto en esta tesis. La adición de
elementos sencillos permite representar fenómenos cada vez más graves en

tecnologías modernas, como es la corriente de fuga. La comparación contra
los resultados de la medición de un circuito FGMOS de prueba demostró que
el modelo de simulación representa de manera fiel el voltaje inicial en inicial
en la compuerta flotante incluyendo los efectos de carga residual en la
compuerta flotante y corrientes de fuga. Mediante el uso de herramientas
como MatLab se logró automatizar el proceso, reduciendo el tiempo de
simulación y eliminando posibles errores humanos en los cálculos requeridos
por el modelo.
La determinación de la carga residual en la compuerta flotante o de la

corriente de fuga es una tarea difícil de realizar; la cantidad de carga que
pudiera llegar a la compuerta depende de procesos completamente
aleatorios imposibles de predecir. Tampoco es posible determinar la cantidad
de carga que quedará atrapada después de los procesos de eliminación de
carga en la compuerta flotante. La carga remanente depende no sólo de la
carga contenida en la compuerta flotante, sino también del tipo de
procedimiento de descarga y de parámetros sujetos a variaciones como son
la intensidad de luz UV, tiempo de exposición, etc. La corriente de fuga que
afecta a la compuerta flotante también es un parámetro difícil de determinar.
Las corrientes de fuga son dependientes de los campos eléctricos que
rodean a la compuerta flotante, que a su vez dependen de los voltajes
aplicados, geometría del circuito, etc. Ante esta situación, se propone utilizar
herramientas estadísticas y simulaciones Montecarlo utilizando el modelo de
simulación propuesto en esta tesis para conocer las tolerancias de circuito
FGMOS a éstos fenómenos parásitos.
El siguiente paso en este trabajo de investigación fue encontrar formas de

establecer certidumbre en el estado de la compuerta flotante de los circuitos
FGMOS. Mediante la inyección de carga fue posible establecer el estado
90
inicial de la compuerta flotante, eliminando la incertidumbre sobre su estado.

Aunque esta técnica permite controlar al transistor FGMOS, requiere de
procesos y circuitos especiales. Por lo anterior, se propone esta técnica para
la construcción de circuitos en donde una lógica programable en tiempo real
con una memoria no-volátil embebida justifique el costo de un proceso
FLASH.
Otra forma de establecer control sobre la compuerta del transistor FGMOS es

mediante la inducción de un voltaje de polarización. Utilizando interruptores,
es posible inducir un voltaje conocido e independiente a variaciones de
proceso en la compuerta flotante de un circuito digital FGMOS. El voltaje
inducido es el de umbral de la compuerta FGMOS; el voltaje de umbral se
ajustará a cualquier variación en los parámetros del proceso de fabricación.
Así, mediante la manipulación de interruptores, las compuertas FGMOS auto-
polarizadas controlan el estado de la compuerta flotante de forma confiable,
compacta y sin requerimientos especiales eliminando la sensibilidad a
variaciones del proceso.
Además de encontrar mecanismos de control sobre la compuerta flotante de

los transistores FGMOS, fue necesario estudiar formas de paliar el efecto de
los acoplamientos parásitos. Este problema es imposible de eliminar, así que
se determinó que una arquitectura diferencial minimiza el efecto de estos
acoplamientos. Sin embargo, al utilizar capacitores de entrada muy
pequeños, el efecto de la retroalimentación por la capacitancia de compuerta
a drenaje se hace manifiesto; si bien la retroalimentación no logra causar mal
funcionamiento, afecta las características de conmutación de la compuerta
FGMOS.
El proceso de inicialización de las compuertas auto-polarizadas permite la

manipulación del vector de entrada de umbral de la compuerta FGMOS. La
91
manipulación del umbral de la compuerta permite modificar la operación que

será realizada por la compuerta digital, ya sea una función aritmética,
booleana o secuencial. Lo anterior se hace en tiempo real, con la adición de
sólo dos señales de control e interruptores para aislar las entradas durante el
proceso de programación. Con el objetivo de reducir el área de
implementación y el retardo de propagación de la lógica, es posible eliminar
los interruptores de aislamiento mediante un diseño inteligente. Lo anterior
establece un compromiso de diseño entre la reducción de área y retardo
contra la complejidad de diseño. La estructura de las compuertas FGMOS
también permite programar en tiempo real la relación potencia-velocidad de
la compuerta FGMOS auto-polarizada. Mediante una compuerta de control
es posible modular el canal de los transistores FGMOS para dar al sistema
un mejor rendimiento sólo cuando sea requerido, extendiendo el tiempo de
vida de las baterías. Así, la adición de las señales de control requeridas por
las compuertas FGMOS auto-polarizadas y la complejidad de diseño queda
compensado por las ventajas de programación en tiempo real, insensibilidad
a variaciones del proceso y todas las demás ventajas de los circuitos
FGMOS.
Una comparación de desempeño mostró que las compuertas FGMOS auto-

polarizadas no logran superar a las lógicas convencionales en ninguna de las
tres principales figuras de mérito en diseño digital. Las compuertas FGMOS
resultaron más lentas. Lo anterior se debe al retardo adicional debido a la red
capacitiva de entrada. La reducción en la cuenta de componente tampoco es
significativa. Mientras el número de transistores se ve reducido, se requiere
de capacitores de entrada, haciendo que una compuerta FGMOS requiera
más área que una compuerta convencional. Sin embargo, 60% del área de
una compuerta FGMOS es ocupada por elementos pasivos que no sólo no
disipan potencia, sino además, ayudan en la disipación de la temperatura del
chip. El consumo de potencia también se ve afectado por la corriente de
92
corto-circuito típica de las lógicas FGMOS. Sin embargo, las lógicas FGMOS
son capaces de operar a muy bajo voltaje; aun cuando el número de
entradas al sistema sea grande, habrá sólo dos transistores en serie,
permitiendo un voltaje de operación muy bajo. Un bajo voltaje de operación
permite que el problema de las corrientes de corto-circuito se minimice,
dejando ser significativo.
En un análisis de cómo distintas metodologías de diseño convencionales

solucionan un mismo problema, se encontró que las lógicas FGMOS
procesan la información en base a la ponderación de la información de
entrada. Esta forma de procesamiento hace que las metodologías de diseño
utilizadas en las lógicas digitales convencionales sean inadecuadas. Para
aprovechar esta forma de procesamiento, se encontraron metodologías de
diseño alternativas. Las metodologías propuestas permiten diseñar circuitos
aritméticos y secuenciales FGMOS con características competitivas en el
mercado actual.
Para comprobar todo lo anterior, fueron fabricados y medidos dos circuitos de

prueba que demostraron la viabilidad de las compuertas FGMOS auto-
polarizadas. También se diseñaron circuitos de ejemplo que mostraron que el
mejor desempeño de la lógica FGMOS se obtiene en la implementación de
funciones aritméticas. En la construcción de los circuitos aritméticos de
ejemplo, las lógicas FGMOS superaron por amplio margen a las
implementaciones con lógicas convencionales tanto en área como velocidad
y consumo de energía.
Así, el mejor rendimiento de los circuitos digitales FGMOS se obtiene

mediante la combinación de bloques digitales FGMOS para la realización de
operaciones aritméticas y programables en tiempo real con bloques
booleanos construidos en lógicas convencionales.
93
6.3 Trabajo Futuro
Una vez que existe una filosofía de diseño FGMOS confiable, es posible
diseñar circuitos digitales donde se aprovechen sus características. Los
circuitos FGMOS mostrados en esta tesis son sólo un ejemplo de las muchas
aplicaciones digitales en donde el procesamiento basado en la ponderación
de las entradas supera a las formas de procesamiento tradicionales. Aunque
el desarrollo de circuitos digitales FGMOS no es nuevo, aún presenta
oportunidades muy interesantes que deben ser exploradas.
Las metodologías de diseño propuestas en esta tesis deberán ser adaptadas

a tecnologías emergentes. Un ejemplo de ésto es el diseño con transistores
de nanotubos de carbono; esta tecnología permite la construcción de
transistores de múltiples entradas, en donde el comportamiento del canal de
conducción depende de las señales aplicadas a las compuertas de control. El
futuro es una puerta abierta a las alternativas y propuestas que intenten
explorar este fértil campo, en donde este trabajo de tesis es un intento de
promover el interés sobre esta novel técnica y una herramienta importante
para su entendimiento.
94
Apéndice A El Transistor FGMOS: Teoría y Antecedentes
El Transistor FGMOS: Teoría y

Antecedentes
E
n sus inicios, el uso de transistores de compuerta flotante se limitó al
almacenamiento de información. Durante años, éste ha sido el
medio de almacenamiento más utilizado en memorias no volátiles.
El principio de funcionamiento del transistor de compuerta flotante se basa
en la capacidad de almacenar carga en su compuerta eléctricamente aislada;
al estar aislada, virtualmente no hay pérdida de carga con el paso del tiempo.
La construcción de estos transistores se puede realizar en un proceso CMOS
con dos capas de polisilicio, haciendo que las memorias lleguen al mercado
a un precio muy bajo. Un principio de operación sencillo, área reducida y bajo
costo fueron características clave para hacer de los transistores de
compuerta flotante el estándar en almacenamiento de información.
Con el propósito de mejorar las características del transistor MOS, en 1992

Shibata y Ohmi propusieron el transistor de compuerta flotante con entradas
múltiples. Esta técnica permitió realizar una suma de señales de voltaje sin
necesidad de transformaciones a corriente. Las aplicaciones derivadas de
este trabajo, dieron lugar a muchas innovaciones en circuitos analógicos y
digitales: convertidores D/A, amplificadores operacionales de múltiples
entradas y familias lógicas programables en tiempo real entre otros. Las
aplicaciones de este nuevo dispositivo se orientaron al desarrollo de circuitos
de bajo voltaje, que a su vez redundan en una serie de aplicaciones prácticas
de uso común: teléfonos celulares, sistemas de cómputo portátil, PDA´s, etc.
95
Para conocer la línea de investigación establecida por Shibata y Ohmi, a lo

largo de este apéndice se abordará el funcionamiento del Transistor MOS de
Compuerta Flotante de Múltiples Entradas.
A.1 Historia del Transistor FGMOS
El transistor MOS de compuerta flotante tiene sus orígenes en los

laboratorios Bell, cuando, en 1967, Kahng y Sze propusieron un elemento de
memoria no volátil. Este dispositivo consiste en un transistor MOS cuyo
electrodo de compuerta se encuentra completamente aislado. Mediante la
inducción de carga en la compuerta, el dispositivo retiene información que
permanece almacenada por muchos años. Los alcances de esta idea
revolucionaron la forma en que la información es almacenada. Tal fue el éxito
de estos transistores que, a casi 50 años de su invención, son el dispositivo
de memoria más utilizado.
Si bien los transistores MOS de compuerta flotante presentaron un avance

importante en materia de almacenamiento de información, aún guardaban
bondades que serían explotadas en otras áreas de la electrónica. Hieda,
Wada y asociados desarrollaron en 1983 una memoria EEPROM con dos
compuertas de control. El objetivo era mejorar el sistema de direccionamiento
al permitir la escritura sólo cuando ambas entradas de control fueran
activadas. Aunque ésta no fue la idea que cambiaría el entendimiento sobre
estos dispositivos, sí detonó en uno de sus autores un concepto que habría
de extender la aplicación de los transistores de compuerta flotante a otras
áreas de la electrónica.
En 1992, Shibata y Ohmi propusieron un nuevo dispositivo: el MOS neuronal

(υMOS), llamado así por la vaga analogía funcional con las neuronas en el
sistema nervioso. Por ser más utilizado, en esta tesis se hará referencia a
96
éstos como transistores MOS de compuerta flotante ó FGMOS. El transistor

FGMOS consiste en un transistor de compuerta flotante con múltiples
compuertas de control. La idea es controlar al transistor con el voltaje
resultado de la suma ponderada de sus entradas. Tradicionalmente, para
realizar una suma de voltajes, es necesaria la conversión de los voltajes de
entrada a corriente. Las corrientes resultantes se suman y el resultado es
convertido nuevamente a voltaje. Esta operación requiere de circuitos
complejos, sensibles a problemas de apareamiento entre otros. La gran
ventaja de los transistores FGMOS es que realiza la suma de voltajes en un
circuito sencillo que utiliza en su mayoría elementos pasivos de alta
precisión. Así, la suma de señales de voltaje se lleva a cabo de forma directa
a nivel compuerta y prácticamente sin disipación de potencia.
La forma de pensar de Shibata y Ohmi condujo a un número importante de

circuitos de procesamiento de información que incluyen convertidores D/A,
amplificadores diferenciales con corrección de offset, multiplicadores de
voltaje de 4 cuadrantes, etc. Gracias al avance conceptual de Shibata y
Ohmi, la aplicación de los transistores FGMOS no se limita solamente al
almacenamiento de información, si no que se extiende también a su
procesamiento.
A.2 El Transistor de Compuerta Flotante
Un transistor de compuerta flotante es un transistor MOS común cuya

terminal de compuerta se encuentra eléctricamente aislada o “flotando”. Al
estar flotando, la compuerta tiene la capacidad de retener carga eléctrica.
Esta propiedad es aprovechada para almacenar información. La cantidad de
carga almacenada en la compuerta flotante es controlada mediante una
segunda compuerta ubicada sobre la compuerta flotante. El corte transversal
de un transistor de compuerta flotante se muestra en la Figura A.1. El
97
proceso mediante el cual la compuerta de control modifica la cantidad de

carga almacenada es llamado tunelado Fowler-Nordheim.
Fig. A. 1 Estructura de un transistor de compuerta flotante.
El tuneleo Fowler-Nordheim ocurre cuando un campo eléctrico grande

permite el flujo de carga a través de un dieléctrico. Este flujo ocurre en un
transistor de compuerta flotante cuando es aplicado un voltaje muy grande a
la compuerta de control. El campo eléctrico hace que las bandas de energía
del óxido entre compuerta y substrato se doblen. De esta forma, la distancia
que hay hacia la banda de conducción del óxido llega a ser mucho menor
que su espesor, permitiendo una corriente entre substrato y compuerta.
Como el óxido entre compuertas es más grueso, no se logra el flujo de carga
a través de éste. El diagrama de bandas de energía de un transistor de
compuerta flotante bajo esta condición se muestra en la Figura A.2. Una vez
retirado el voltaje de la compuerta de control, las bandas de energía regresan
a la normalidad, dejando la carga atrapada en la compuerta flotante.
Fig. A. 2 Diagrama de bandas del transistor de compuerta flotante durante el tuneleo Fowler-
Nordheim.
98
A.3 El Transistor de Compuerta Flotante de Múltiples

Entradas
En su forma más simple, el transistor FGMOS es un transistor MOS cuya

terminal de compuerta está conectada a una red de capacitores. De esta
forma, es posible controlar al transistor por los voltajes aplicados a dicha red
capacitiva. El corte transversal de un transistor FGMOS se muestra en la
Figura A.3. Aunque en la práctica el acoplamiento entre las compuertas de
control y la compuerta flotante se lleva a cabo fuera del canal del transistor,
como se muestra en la Figura A.4 (b), esta aproximación nos permitirá
entender mejor su funcionamiento.
Fig. A. 3 Corte transversal de un transistor FGMOS de múltiples entradas.
(a) (b)
Fig. A. 4 Las compuertas de control se ubican en una segunda capa de polisilicio, no sobre
el canal del transistor (a), sino fuera de este (b).
Para entender el modo de operación de un transistor FGMOS, es necesario

analizar la red de capacitores que se forma entre las compuertas de control y
99
el transistor. Una representación de esta red capacitiva se muestra en la

Figura A.5.
Fig. A. 5 Red capacitiva en un transistor FGMOS.
Las compuertas de control (C1, C2, C3, … Cn) convierten los voltajes de
entrada (V1, V2, V3, … Vn) en carga que es inducida a la compuerta flotante.
De la misma forma, los voltajes de fuente, cuerpo y drenaje del transistor (VS,
VB, VD) inducen carga a la compuerta a través de sus acoplamientos
parásitos (CS, CB, CD). Una vez inducida, la carga se suma en la compuerta
flotante. Suponiendo que la compuerta está perfectamente aislada y no hay
contribución de carga por otros mecanismos, la ley de conservación de
energía es aplicada. Así, la carga total resultante QTot es la suma de la carga
inducida por cada compuerta de control y las capacitancias parásitas del
transistor, más la carga inicial en la compuerta Q0.
[\]@ = [R + 7^ "^ + 7_ "_ + 7 " + ∑B̀a 27` "` 4 (A.1)
Desarrollando la Ecuación A.1 se obtiene el voltaje en la compuerta flotante.

Siendo conocidas la carga total QTot y la capacitancia total Ctot, tenemos que:
-b (%. '. (%/ '/ (%0 '0 (∑*

35&2%3 '3 4
"#$ = =
-+ ,
%+ , %. (%/ (%0 (∑*
35& %3
(A.2)
Con la selección adecuada de las capacitancias de entrada respecto a las

dimensiones del transistor, es posible minimiza la contribución de carga por
100
medio de los acoplamientos parásitos de fuente y drenaje. Si además el

substrato está bien polarizado, la contribución de carga por la capacitancia
parásita de cuerpo será cero. Entonces, despreciando los acoplamientos
parásitos y suponiendo que la carga inicial en la compuerta flotante es cero,
la Ecuación A.2 se reduce a:
"#$ =
%& '& (% ' (% ' (⋯(%* '*
%+ ,
(A.3)
que es la suma ponderada de los voltajes de entrada aplicados a las

compuertas de control, que a su vez es el voltaje efectivo que controla el
canal a través de la compuerta flotante. Es necesario anotar que, al ser
ponderada la suma de los voltajes de entrada, éstos sufren una degradación
antes de ser sumados. Lo anterior se debe a que la de carga inducida por
uno de los capacitores de entrada es distribuida entre la capacitancia total de
la compuerta flotante. Al aumentar la capacitancia mientras la carga
permanece constante, el voltaje resultante se reduce. Lo anterior se puede
apreciar en la ecuación A.3; el efecto de los voltajes de entrada sobre el
voltaje en la compuerta flotante se atenúa conforme crece el número de
compuertas de control.
A.4 Transistor MOS de Umbral Variable
Una de las aplicaciones más difundidas del transistor FGMOS es como

transistor de umbral variable. Aunque en realidad el voltaje de umbral (Vth) no
varía, es posible modificar la carga atrapada en la compuerta flotante
mediante las compuertas de control. Esta modulación de carga da el efecto
de una modificación en el voltaje de umbral, visto desde una de sus
terminales. De esta forma, podemos ver al transistor FGMOS como un
transistor cuyo voltaje de umbral, visto desde una de sus entradas, depende
de los voltajes aplicados a las demás compuertas de control. Despejando de
101
la Ecuación A.3, el voltaje en la compuerta flotante, visto desde la entrada

de control V1, es:
" =
'c6 %+ , % ' % ' ⋯%* '*
%&
(A.4)
Substituyendo en la Ecuación A.4 para obtener el voltaje de umbral visto

desde V1 tenemos:
"@A =
´ ',d %+ , % ' % ' ⋯%* '*
%&
(A.5)
El término V´th fue introducido como el voltaje de umbral del transistor visto
desde una de las compuertas de control. Así, es posible construir un
transistor de umbral variable en un proceso donde la terminal de substrato no
está disponible.
102
Índice de Figuras
Índice de Figuras
Fig. 1. 1 Diagrama de bandas de energía de la unión compuerta-óxido-canal

durante TFN. ................................................................................................... 6
Fig. 1. 2 Diagrama de bandas de energía de la unión compuerta-óxido-canal
durante TD. ..................................................................................................... 7
Fig. 1. 3 Circuito equivalente de un transistor n-FGMOS de N entradas. ....... 9
Fig. 1. 4 Compuerta digital FGMOS con retroalimentación parásita. ............ 10
Fig. 1. 5 Layout de un transistor FGMOS. .................................................... 12
Fig. 1. 6 Conexiones para la eliminación de carga atrapada en transistores
FGMOS. ........................................................................................................ 14
Fig. 2. 1 Compuerta Positive Feedback Floating Gate Logic. ....................... 19

Fig. 2. 2 Buffer digital y pad interno .............................................................. 22
Fig. 2. 3 Buffer analógico y pad interno. ....................................................... 23
Fig. 3. 1 Modelo de simulación propuesto por Ramírez-Angulo et al [16]. .... 28

Fig. 3. 2 Modelo de simulación propuesto por Rodríguez-Villegas et al [17]. 29
Fig. 3. 3 Modelo eléctrico para un transistor FGMOS de una entrada. ......... 30
Fig. 3. 4 Diagrama de flujo del modelo de simulación propuesto. ................. 31
Fig. 3. 5 Compuerta FGMOS Auto-polarizada. ............................................. 32
Fig. 3. 6 Comportamiento de DC de una compuerta FGMOS Auto-polarizada.
...................................................................................................................... 33
Fig. 3. 7 Circuito Equivalente de la compuerta FGMOS Auto-polarizada. .... 34
Fig. 3. 8 Voltaje de compuerta flotante de la compuerta FGMOS y su circuito
equivalente.................................................................................................... 35
Fig. 3. 9 Comparación del voltaje de salida entre la compuerta FGMOS auto-
polarizada y su circuito equivalente. ............................................................. 36
Fig. 3. 10 Comparación de resultados de la simulación contra datos medidos.
...................................................................................................................... 37
Fig. 4. 1 Modulación del voltaje de umbral de un transistor FGMOS por medio

de tunelado Fowler-Nordheim. ...................................................................... 40
103
Índice de Figuras
Fig. 4. 2 Circuito Programable con Compuertas Dinámicamente Flotantes. . 41

Fig. 4. 3 Referencia de voltaje en un sistema FGMOS dinámicamente
flotante. ......................................................................................................... 42
Fig. 4. 4 Compuerta FGMOS Auto Polarizada. ............................................. 43
Fig. 4. 5 Compuerta PFFGL con inyección por TFN. .................................... 44
Fig. 4. 6 Compuesta PFFGL auto-polarizada. .............................................. 45
Fig. 4. 7 Compuerta PFFGL auto-polarizada con compuerta de corrección. 46
Fig. 4. 8 Diagrama de tiempo de la programación de una compuerta FGMOS
...................................................................................................................... 48
Fig. 4. 9 Compuerta FGMOS auto-polarizada con programación de la relación
potencia-velocidad. ....................................................................................... 49
Fig. 4. 10 Celda Auto-polarizada FGMOS de 3 Entradas. ............................ 50
Fig. 4. 11 Layout del oscilador de anillo de 11 etapas. ................................. 51
Fig. 4. 12 Fotografía del primer chip de prueba. ........................................... 52
Fig. 4. 13 Fotografía del segundo chip de prueba......................................... 53
Fig. 4. 14 Vectores de entrada y salida de una compuerta FGMOS auto-
polarizada de 3 entradas. ............................................................................. 54
Fig. 4. 15 Medición del retardo de propagación. ........................................... 56
Fig. 4. 16 Retardo de propagación contra capacitancia de entrada para
compuertas FGMOS auto-polarizadas de distintas dimensiones.................. 57
Fig. 4. 17 Característica de Transferencia de una compuerta FGMOS auto-
polarizada. .................................................................................................... 58
Fig. 4. 18 Margen de ruido para una compuerta FGMOS auto-polarizada con
diferente fan-in. ............................................................................................. 59
Fig. 4. 19 Corriente de corto circuito en compuertas FGMOS con diferente
fan-in. ............................................................................................................ 61
Fig. 4. 20 Efecto del escalamiento de voltaje sobre la corriente de corto
circuito. ......................................................................................................... 62
Fig. 4. 21 Programación de la relación potencia/velocidad en una compuerta
FGMOS. ........................................................................................................ 63
Fig. 4. 22 Relación Potencia contra voltaje de alimentación entre distintas
lógicas digitales............................................................................................. 65
Fig. 4. 23 Layout de una compuerta FGMOS auto-polarizada de 3 entradas.
...................................................................................................................... 66
Fig. 5. 1 Circuito CLA para el cálculo del segundo bit de acarreo................. 70

Fig. 5. 2 Generador de acarreo tipo Manchester. ......................................... 71
Fig. 5. 3 Versión PFFGL del generador de 2º acarreo en un bloque CLA. ... 72
Fig. 5. 4 Última versión de la Compuerta FGMOS. ....................................... 73
Fig. 5. 5 Compuerta FGMOS auto-polarizada con multiplexor de entrada. .. 74
Fig. 5. 6 Latch D FGMOS auto-polarizado. ................................................... 76
Fig. 5. 7 Registro serie-paralelo FGMOS. ..................................................... 77
Fig. 5. 8 Compresor 7:3 construido mediante la combinación de bloques de
menos compresión........................................................................................ 79
104
Índice de Figuras
Fig. 5. 9 Compresor 7:3 FGMOS. ................................................................. 80

Fig. 5. 10 Árbol de compresores 7:3 para la suma de productor parciales en
un multiplicador de 16 X 16 bits. ................................................................... 82
Fig. 5. 13 Resultados de la simulación del bit de acarreo más significativo de
un bloque compresor FGMOS 7:3. ............................................................... 83
Fig. 5. 11 Comparación de tres distintas implementaciones de un bloque
CLA. .............................................................................................................. 84
Fig. 5. 12 Comparación de tres distintas implementaciones de un registro
serie-paralelo. ............................................................................................... 86
Fig. A. 1 Estructura de un transistor de compuerta flotante. ......................... 98

Fig. A. 2 Diagrama de bandas del transistor de compuerta flotante durante el
tuneleo Fowler-Nordheim. ............................................................................. 98
Fig. A. 3 Corte transversal de un transistor FGMOS de múltiples entradas. . 99
Fig. A. 4 Las compuertas de control se ubican en una segunda capa de
polisilicio, no sobre el canal del transistor (a), sino fuera de este (b). ........... 99
Fig. A. 5 Red capacitiva en un transistor FGMOS. ..................................... 100
105
Índice de Figuras
Índice de Tablas
Tabla 4. 1 Vectores de programación para una compuerta FGMOS auto-

polarizada ..................................................................................................... 47
Tabla 4. 2 Características de conmutación de las compuertas en la
comparación. ................................................................................................ 64
Tabla 4. 3 Área de Implementación. ............................................................. 67
Tabla 5. 1 Especificaciones de tres implementaciones de un bloque CLA. .. 85

Tabla 5. 2 Especificaciones de tres distintas implementaciones de un flip-flop
D. .................................................................................................................. 87
106
Publicaciones
Publicaciones
L. F. Cisneros-Sinencio, A. Diaz-Sanchez, J. Ramirez-Angulo, C. A. Gracios-

Marin, “Floating-Gate Energy Recovery Logic,” Midwest Symposium on
Circuits and Systems, 2009.
L. F. Cisneros-Sinencio, A. Diaz-Sanchez, J. Ramirez-Angulo, “A New Flip-

Flop for Low Power Signal Processing,” IEEE Circuits and Systems for
Medical and Environmental Applications Workshop, 2009.
107
Referencias
Referencias
[1] K. Kotani, T. Shibata, T. Ohmi, “Neuron-MOS Binary-Logic Circuits

Featuring Dramatic Reduction in Transistor Count and Interconnections,”
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110

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Soluciones al Paradigma de

Luis Fortino Cisneros Sinencio

Tesis sometida como requisito parcial para obtener el grado de

Dr. Alejandro Díaz Sánchez

Dr. Jaime Ramírez Angulo

Tonantzintla, Puebla, Agosto de 2010

Al CONACyT, por el financiamiento otorgado para la realización de este

Al INAOE, por brindarme el espacio y la formación en el ámbito científico, por

Al Centro de Micro y Nano Electrónica de la Universidad Veracruzana, por su

A mis estudiantes, porque su ansia de conocimiento guió mis pasos a nuevos

A mi familia, que me han dado la oportunidad de descubrir lo que me gusta, y

A mis amigos, que siempre están, estuvieron y seguirán estando

ÍNDICE ........................................................................................................... III

S.1 PLANTEAMIENTO DEL PROBLEMA .............................................................. 3

CAPÍTULO 1 UNA SOLUCIÓN INMERECIDAMENTE DESCARTADA ........ 5

1.1 CORRIENTE DE FUGA: UN PROBLEMA AGRAVADO ....................................... 5

CAPÍTULO 2 TRAZANDO EL CAMINO A UN SISTEMA DIGITAL FGMOS

2.1 UN TRANSISTOR FGMOS MEJORADO ..................................................... 17

3.1 EN EL CAMINO A UN MODELO CONFIABLE ................................................. 27

CAPÍTULO 4 UNA FAMILIA FGMOS ROBUSTA........................................ 39

4.1 MODULACIÓN DEL VOLTAJE DE UMBRAL EN TRANSISTORES FGMOS ......... 39

CAPÍTULO 5 UN NUEVO ESTILO DE DISEÑO, UNA NUEVA FILOSOFÍA

5.1 FILOSOFÍA DE DISEÑO ............................................................................ 69

6.1 APORTACIÓN PRINCIPAL ......................................................................... 89

APÉNDICE A EL TRANSISTOR FGMOS: TEORÍA Y ANTECEDENTES ... 95

ÍNDICE DE FIGURAS ................................................................................. 103

ÍNDICE DE TABLAS .................................................................................. 106

PUBLICACIONES ...................................................................................... 107

REFERENCIAS .......................................................................................... 108

Una de las ideas surgidas en este estrepitoso andar es el empleo de

de fabricación y la susceptibilidad a problemas no controlados como ruido y

Para llevar lo anterior a efecto, se hizo un estudio de los problemas comunes

S.1 Planteamiento del Problema

Las bondades de los transistores de compuerta flotante en aplicaciones

S.3 Organización de la Tesis

El resto del documento queda conformado como sigue: El Capítulo 1 hace un

Una Solución Inmerecidamente

1.1 Corriente de Fuga: Un Problema Agravado

A pesar de presentar muchas y muy variadas ventajas [1], las lógicas

compuerta flotante. Al estar completamente aislada, la única forma de

Fig. 1. 1 Diagrama de bandas de energía de la unión compuerta-óxido-canal durante TFN.

En la Figura 1.1 se muestra el diagrama de bandas de energía de la unión

Fig. 1. 2 Diagrama de bandas de energía de la unión compuerta-óxido-canal durante TD.

La Figura 1.2 muestra el diagrama de bandas de la unión compuerta-óxido-

donde Lg y W g son el largo y ancho efectivo de compuerta sujeta a TD, q es

también que el TD es dependiente del espesor del óxido; conforme el óxido

Para compensar los efectos debido a un óxido de campo tan delgado se

1.2 Capacitancias Parásitas: Una Cuestión de Peso

Además de las corrientes de fuga hay otros mecanismos no deseados que

inducida por los voltajes de entrada. Esta carga provoca un voltaje en la

Sin embargo, no sólo los voltajes de control influyen en el estado del

Fig. 1. 3 Circuito equivalente de un transistor n-FGMOS de N entradas.

%. '. (%/ '/ (%0 '0 (∑*

embargo, también transmitirán el ruido del substrato y las líneas de

Fig. 1. 4 Compuerta digital FGMOS con retroalimentación parásita.

En el caso del acoplamiento de drenaje, éste influye de manera diferente.

1.3 Una Solución Perniciosa

Para disminuir el problema de acoplamientos parásitos, la solución más

peso al menos 10 veces mayor a las capacitancias parásitas del transistor

al aumentar la capacitancia total vista desde la compuerta flotante CTot

9 = :< ;< (1.5)

Por lo tanto, si al aumentar la capacitancia total aumentamos la carga en la

se puede deducir que el tiempo de descarga de la compuerta aumenta