Issue Exec Write Comm Ult fase en

Ciclo 12

LD F2, 0(R1 ) 1 2 3 4 Comm

MULTD F4, F2, F0 2 4-10 11 12 write

LD F6, 0(R2) 2 3 4 -- Write

ADDD F6, F4, F6 3 12-16 17 -- Iss

SD 0(R2), F6 4 17 -- Iss

ADDI R1, R1, #8 4 5 6 -- Write

ADDI R2, R2, #8 5 6 7 -- Write

SGTI R3, R1, done 5 7 8 -- Write

BEQZ R3, foo 6 9 Write

LD F2, 0(R1 ) 7 8 9 -- Write

MULTD F4, F2, F0 8 10-16 18 -- Iss

LD F6, 0(R2) 8 9 10 -- Write

ADDD F6, F4, F6 9 19-23 24 -- Iss

SD 0(R2), F6 10 24 -- Iss

ADDI R1, R1, #8 10 11 12 -- Exe

ADDI R2, R2, #8 11 12 13 -- Iss

SGTI R3, R1, done 11 13 14 -- Iss

BEQZ R3, foo 12 15

 Estaciones de Reserva (Sólo FLP, al comienzo del ciclo 12)
Estado Opera Vj Vk Qj Qk Destino
ADD1 Ocup ADDD -- (F4) -- (F6) #2 #3 #4
ADD2 Ocup ADDD -- -- (F6) #11 #12 #13
ADD3 Libre
MUL1 Libre MULTD F2 F0 -- -- #2
MUL2 Ocup MULTD -- (F2) F0 #10 -- #11

Buffer de Reordenamiento (Al comienzo del ciclo 12)

Estado Instrucción Estado Destino Valor

1 libre LD F2,0(R1) Commit F2 M(0+(R1))

2 ocup MULTD F4,F2,F0 Write res F4 F2 x F0
3 ocup LD F6,0(R2) Write res F6 M(0+(R2))
4 ocup ADD F6,F4,F6 Issue F6 #2 + #3
5 ocup SD 0(R2), F6 Issue 0+(R2) #4
6 ocup ADDI R1,R1,#8 Write res R1 R1+8
7 ocup ADDI R2,R2,#8 Write res R2 R2+8
8 ocup SGTI R3,R1,done Write res R3 done – #6
9 ocup BEQZ Write res
10 ocup LD F2,0(R1) Write res F2 M(0+(#6))
11 ocup MULTD F4,F2,F0 Iss F4 #10 x F0
12 ocup LD F6,0(R2) Write res F6 M(0+(#7))
13 ocup ADD F6,F4,F6 Issue F6 #11 + #12
14 ocup SD 0(R2), F6 Issue 0+(R2) #13
15 ocup ADDI R1,R1,#8 Exe R1 #6+8
16 ocup ADDI R2,R2,#8 Issue R2 #7+8
17 ocup SGTI R3,R1,done Issue R3 done - #15
18 ocup BEQZ

Estado de los registros FP

F0 F2 F4 F6 F8 F10 F12 …
Buffer Nº 10 11 13
Ocupado NO SI si si NO NO no