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LABORATORIO DE SISTEMAS DIGITALES II

TRANSFERENCIA DE DATOS ENTRE
REGISTROS
Oscar David Amaya Blanco 1910332

I. INTRODUCCIÓN Para el diseño de un registro con salida triestado (Fig. 1),

damos clic en el icono de Symbol Tool
Para transferir información un computador usa registros →megafunctions→storage→lpm_dff. Adicionalmente se
que permiten almacenar los datos hasta que son solicitados y deben usar sólo las entradas necesarias: data, Enable y clk.
enviados a través de un medio llamado bus. Para controlar el
envío y la captura de estos datos los registros requieren En el registro se beben modificar los parámetros. Se hace
señales de control que le permiten saber en qué momento se doble clic derecho sobre el bloque y en la pestaña de
debe enviar o recibir algún dato. En el desarrollo de esta parameter LPM_WITH, le asignamos un valor de 4 y este sea
práctica se pretende simular el flujo de información tal como de tipo Unsigned integer (Entero sin singo). (Fig 2)
haría un computador, identificando los instantes de tiempo
donde se carga y almacena un dato y que condiciones deben
cumplirse para realizar la transferencia de la información.
Además, se busca comprender el uso de una unidad aritmética
que manipula y devuelve una operación con estos datos.
II. RESULTADOS Y ANÁLISIS
Inicialmente se crea el proyecto haciendo uso del Software
Intel Quartus Lite 19,1. En dicho proyecto se crea un archivo
nuevo de tipo Block Diagram/Schematic File, en el cual se va
a construir el circuito propuesto para el diseño de un registro
con salida triestado con la Megafunción lpm_dff, el Buffer
triestado, el Registro con salida triestado y un Símbolo del
registro con salida triestado. Fig. 2 Modificación de parámetros para el
registro con salida triestado
Para el Buffer triestado (Fig. 3), en Symbol Tool Symbol
Tool →primitives→buffer→tri.

Fig. 3 el Buffer triestado

Diseñamos el circuito de con un registro de 4 bits y cuatro

buffers triestados. En el registro conectamos los Inputs en los
Fig. 1 Diseño de un registro con salida triestado con la Megafunción terminales de data, Enable y clk. El arreglo de buffer con 4
lpm_dff buffer triestado con sus respectivas Inputs y Outputs. (Fig 4

Fig. 4 Registro de 4 bits y cuatro buffers triestados.

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A continuación, se crea el Símbolo del registro con salida. Para el circuito para Transferencia de Datos entre
Registros, se hace uso del símbolo del registro creado (Fig.
5). Tendremos 6 registros y un bloque Sumador/Restador.

Inicialmente tenemos una operación 2A±B. En la primera

parte que es 2A, sabemos que matemáticamente 2A = A+A,
por lo cual haremos una primera suma con los datos de A y
una segunda suma con el resultado de dicha operación y el
dato B.
Fig. 5 Símbolo del registro con salida
triestado

Fig. 6 Diagrama de bloques para el circuito del flujo de datos.

En el diagrama de bloques de la Fig 6, se observa el flujo
de datos para la operación deseada (2A±B). A manera de
convenciones el flujo de color rojo indica la primera
operación (2A), la transferencia entre registros desde el dato
A; hasta el bloque Sumador/Restador, el resultado de dicha
operación toma el color Vinotinto .El flujo de color azul
indica la operación propuesta (2A±B), la transferencia entre
registros desde el dato B y el resultado de la primera
operación (2A) hasta tener el resultado final en la salida Z.
(Fig. 6).

Fig. 7 Diagrama de bloques para el circuito del flujo de datos de color rojo indica la primera
operación (2A)

Inicialmente se habilita el dato “A” del registro Reg-1
habilitando la salida, se coloca en el bus de datos el primer
operando (A), para luego ser capturado por Reg_3 y Reg_4;
los operandos entregados al bloque sumador para hacer la
Fig. 8 Diagrama de bloques para el circuito del flujo de datos de color rojo indica la segunda
operación (2A±B)
A continuación, se habilita el dato “B” del registro Reg-2
habilitando la salida registros. Se coloca en el bus de datos el
segundo operando (B), para ser capturado por Reg_4 y
nuevamente operarse con Reg_3 que contiene el resultado de
la suma anterior. (dependiendo del valor de la señal de control
puede ser una suma o una resta). los operandos entregados al
bloque sumador para operar 2A±B y el resultado es
almacenado en Reg_5 (color azul). Luego se envía este
resultado bus de datos para almacenarlo en Reg_6 (color
verde).
Posteriormente el registro Reg_6 se habilita para leer el
resultado almacenado en Reg_5, y finalmente Reg_6 habilita
su salida para visualizar el resultado en la salida. (Fig 8).
Fig. 9 Conexiones para los registros 1,2 y 6.
3
suma (A+A) y el resultado es almacenado en Reg_5 (color
rojo). Luego se envía este resultado (color Vinotinto) al bus
de datos para almacenarlo en Reg_3. (Fig 7)
Una vez estudiado el funcionamiento y el flujo de
transferencia entre registros del circuito, se procede a
construir el circuito haciendo uso de 6 bloques de registros.
Cada registro con su entrada de R, W y entrada de dato. El
CLK es común para todos por lo que es un unto compartido
entre los 6 registros.
Para el registro 1 su DataIn es A, para el registro 2 su
DataIn es B y para el registro 6 su Dataout es Z. (Fig. 9)
Fig. 10 Sumador/Restador LPM_ADD_SUB
Para el registro 1, 2 y 5 su Dataout va hacia el bus de datos.
Para los registros 3 y 4 su DataIn es el bus de datos y sus
Dataout van conectados al bloque Sumador/Restador.(Fig.
10).
Para el bloque Sumador/Restador sus pines “DataIn1” y –
“DataIn2” nos indican los operandos. El pin “Add_sub” nos
indica la operación a realizar, dependiendo del valor de la
señal de control, con S_R= ‘1’ se suma o S_R= ‘0’ se resta. Y
el pin “Cout” indica un carry de salida, lo que representa una
situación de desbordamiento en la suma cuando este se
encienda.
A continuación, se construye el circuito propuesto (Fig 11).
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Fig. 11 Circuito para Transferencia de Datos entre Registros

En la Fig. 11 se observa el circuito para transferencia de

datos entre registros. El cual consta de 6 bloques de registros
y un bloque Sumador/Restador.
Inicialmente evidenciamos en el circuito los registros 1 y
2, los cuales tienen cada uno su entrada de R, W
independiente pero su CLK es compartido con todo el
circuito. Para la entrada del dato se tiene A y B
respectivamente. Sus Dataout están conectado al bus de datos.
Luego tenemos el Registro 6 el cual tiene como DataIn el
bus de datos, y como Dataout se tiene a Z. Tiene su entrada
de R, W.
Los registros 3 y 4 tienen como DataIn el bus de datos con
su entrada de R, W independiente pero su CLK es compartido
con todo el circuito. Sus Dataout están conectados a un bloque
LPM_ADD_SUB.
El bloque LPM_ADD_SUB consta de 3 entradas las
cuales son: DataIn1, DataIn2 y Add_sub. Esta última define
la operación a realizar con una señal lógica (con Add_sub =
‘1’ se suma o Add_sub = ‘0’ se resta). También consta de 2 Fig. 12 Modificación del parámetro LPM_WIDTH para
salidas las cuales son Cout y Dataout. El primero indica el el bloque Sumador/Restador
resultado de la operación y el segundo indica una situación de
desbordamiento en la suma cuando este se encienda. El registro 5 tiene como DataIn el Dataout del bloque
Sumador/Restador, es decir, contiene el resultado de la
En el bloque LPM_ADD_SUB es importante solo operación. Su Dataout esta conectado al bus de datos.
habilitar los puertos necesarios para este circuito: DataIn1,
DataIn2, Add_sub, Cout y Dataout. Adicionalmente debemos A continuación, vamos a revisar el diagrama de tiempos
tener en cuenta el parámetro LPM_WIDTH; le asignamos un en un archivo University Program VWF. En este archivo
valor de 4 y que sea de tipo Unsigned integer (Entero sin VWF podremos ver el comportamiento de las señales y la
singo) (Fig. 12). transferencia de datos entre registros.
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Creamos el archivo University Program VWF y al

hacer doble clic en el espacio de trabajo; abrimos la
ventana Node Finder. En dicha ventana podremos
visualizar, escoger y organizar todos y cada una de las
entradas y salidas del circuito. Después seleccionamos
los puertos a utilizar y los llevamos al espacio de trabajo
(Fig. 13)

Fig. 13 Ventana Node Finder

Para nuestra señal de reloj, la cuales la misma para

todos los registros, le damos un periodo con el Overtime
Clock, en este caso definimos un periodo de 40.0 ns.

Fig. 14 Organización de los puertos del sistema

Fig. 15 Definición del periodo en la señal de reloj

en el circuito

A continuación, organizamos todos los puertos de forma

que nos quede nos queden agrupados por y en orden del flujo
de transferencia de datos. Fig. 16 asignación del tipo de dato y el valor de las entradas y las
salidas
A las señales A, B y Z les definíamos el tipo de dato que
queremos que muestre, ya sea, Hexadecimal, decimal o A continuación, tenemos el diagrama de tiempo. (Fig. 17)
decimal sin signo y finalmente le asignamos un valor de
preferencia.
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Fig. 17 Diagrama de tiempos para el circuito de transferencia de datos entre registros

Fig. 18 Funcionamiento del diagrama de tiempos para el circuito de transferencia de datos entre registros

A manera de convención utilizaremos colores para
identificar cada lectura y escritura de los registros. Para la
primera operación (2A) utilizaremos colores fríos, y para la
segunda operación (2A±B) utilizaremos colores cálidos. (Fig.
17)
Es importante tener en cuenta que para esta primera
operación (2A), la señal S_R estará en flanco de subida, esto
para garantizar que dicha operación sea una suma.
Inicialmente en color verde, se habilita la señal de
escritura W_ 1 del registro 1 con un flanco de subida.
Tenemos el en registro 1 el dato A y hacemos que lo muestre
en R_1.
Posteriormente tanto el registro 3 como el registro 4
habilitan su señal de escritura (W_3 y W_4) con flanco de
subida, y muestran el dato con R_3 y R_4 cierto instante de
tiempo después. Lo anterior en color azul claro y azul oscuro.
De esta manera en los registros 3 y 4 estará almacenado el
dato A.
Luego en color purpura, el registro 5 hablita su señal de
escritura (W_5) con flanco de subida leyendo así
simultáneamente los registros 3 y 4, los operandos son
entregados al circuito sumador, el resultado es almacenado en
Reg_5 y lo muestra con R_5 cierto instante de tiempo
después. Es acá en el registro 5 donde se tiene el resultado de
la suma A + A.
Después se envía este resultado al bus de datos para
almacenarlo en Reg-_3. Habilitamos de nuevo la señal de
Fig. 19 Simulación del diagrama de tiempos para el circuito de transferencia implementando un Sumador de datos en donde 2A>B
En la Fig. 19 se observa el diagrama de estados en donde
implementamos un circuito para la transferencia de datos con
un sumador en donde A>B. La señal de S_R se encuentra en
un flanco de subida para garantizar que la operación a realizar
sea una suma.
7
escritura del registro 3 y almacena el dato presente en el
registro 5. Lo anterior representado con color menta.
Continuación haremos la segunda parte de la operación la
cual es 2A±B. En esta parte depende de la dependiendo del
valor de la señal de control S_R, con S_R= ‘1’ se suma o
S_R= ‘0’ se resta.
Habilitamos la señal de escritura W_ 2 del registro Reg_2
con un flanco de subida. En el registro2 tenemos almacenado
el dato B y hacemos que lo muestre en R_2. Lo anterior de
color amarillo.
Seguidamente de color naranja, el segundo operando (B),
es capturado por Reg_4 habilitando su señal de escritura con
un flanco de subida, para nuevamente operarse con Reg_3 que
contiene el resultado de la suma anterior. En color rosa, el
registro 5 hablita su señal de escritura (W_5) con flanco de
subida leyendo así los registros 3 y 4, los operandos son
entregados al circuito sumador, el resultado es almacenado en
Reg_5 y lo muestra con R_5 cierto instante de tiempo
después.
Finalmente, en color rojo el registro Reg-6 habilita su
señal de la lectura para leer el resultado que debe haber sido
almacenado en Reg-5, y finalmente Reg_6 habilita su salida
para visualizar el resultado en la salida.
A continuación, se van a realizar múltiples pruebas
teniendo en cuenta el desbordamiento de la suma, y la resta
donde B > 2A, ya que la operación realizada en el esquema
propuesto es 2A±B.
Al dato A se le asigna un valor de 5 con decimal sin signo,
y al dato B se le asigna el valor de 3. Al realizar la primera
parte de la operación tenemos que 2A = 5 + 5 = 10, y este
resultado se suma con el dato B, por lo cual, 2A + B = 10 +
3 = 13, tal como se observa en la Fig. 19.
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Fig. 20 Simulación del diagrama de tiempos para el circuito de transferencia implementando un Sumador de datos en donde B>2A y se presenta
desbordamiento.
En la Fig. 20 se observa el diagrama de estados en donde como resultado 8. Lo anterior se conoce como desborde y se
implementamos un circuito para la transferencia de datos con produce porque tenemos un sumador de 4 bits, es decir,
un sumador en donde 2B>A y se produce un desbordamiento. tenemos 16 combinaciones posibles. El resultado que muestra
La señal de S_R se encuentra en un flanco de subida para está dado en 5 bits omitiendo el bit más significativo del
garantizar que la operación a realizar sea una suma. resultado 24 = 11000. Por lo tanto, el sistema toma la parte
mas baja que en este caso seria 8. También lo podemos ver
Al dato A se le asigna un valor de 7 con decimal sin signo, como que el resultado que muestra la simulación es el
y al dato B se le asigna el valor de 10. Al realizar la primera resultado esperado de la operación menos el número de
parte de la operación tenemos que 2A = 7 + 7 = 14, y este combinaciones posibles, es decir, 24 − 16 = 8, como se
resultado se suma con el dato B, por lo cual, 2A + B = 14 + muestra en la Fig 20.
10 = 24. Como se muestra en la simulación la salida Z tiene

Fig. 21 Simulación del diagrama de tiempos para el circuito de transferencia implementando un Restador de datos en donde 2A>B
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En la Fig. 21 se observa el diagrama de estados en donde
implementamos un circuito para la transferencia de datos con
un restador en donde 2A>B. La señal de S_R se encuentra en
un flanco de subida en la primera operación para garantizar
que la operación a realizar sea una suma. Luego de que dicha
operación finaliza la señal S_R se Encuentra en flanco de
bajada para garantizar que la operación sea una resta.
Al dato A se le asigna un valor de 7 con decimal sin signo,
y al dato B se le asigna el valor de 4. Al realizar la primera
parte de la operación tenemos que 2A = 7 + 7 = 14, y este
resultado se resta con el dato B, por lo cual, 2A + B = 14 −
4 = 10, tal como se observa en la Fig. 21.

Fig. 22 Simulación del diagrama de tiempos para el circuito de transferencia implementando un Restador de datos en donde B>2A y se presenta
desbordamiento.

la Fig. 22 se observa el diagrama de estados en donde A. Flip-flop D: Es un flip-flop básico de datos. Conocido
implementamos un circuito para la transferencia de datos con por su construcción más simple en comparación a otros
un restador en donde B>2A. La señal de S_R se encuentra en flip-flops.
un flanco de subida en la primera operación para garantizar
TABLA I
operación finaliza la señal S_R se encuentra en flanco de TABLA DE VERDAD DE UN FLIP-FLOP TIPO D
bajada para garantizar que la operación sea una resta.
ENTRADA SALIDA
Al dato A se le asigna un valor de 2 con decimal sin signo, D CLK Q
y al dato B se le asigna el valor de 10. Al realizar la primera 0 TPP 0
parte de la operación tenemos que 2A = 2 + 2 = 4, y este 1 TPP 1
resultado se resta con el dato B, por lo cual, 2A + B = 4 −
10 = −6. Como se muestra en la simulación la salida Z tiene
como resultado 10=1010. Se hace el cambio de dígitos, es
decir, se cambian los 1 por 0 y viceversa y a ese resultado se
le suma 1. Por lo cual 10=1010, haciendo el cambio de dígitos
tendríamos que Z = 0101 = 5, y a dicho resultado le
sumamos 1, por lo tanto, Z = 5 + 1 = 6. Lo anterior quiere Fig. 23 Flip-flop tipo D
decir que dicho dato se puede ver como Z = 1010 = 0110.
B. Flip-flop T: Conocido por su acción de conmutación la
cual es útil para contadores. Se puede construir de
III. INVESTIGACIÓN cualquier tipo básico.
TABLA 2
1. Describir el funcionamiento de los flip-flops. ¿Qué tipos TABLA DE VERDAD DE UN FLIP-FLOP TIPO T
de flip-flops existen?
T Q Q Q+1
El flip-flop o latch es conocido como biestable (dos 0 0 0-EA
estados posibles), es un dispositivo utilizado como memoria 0 0 1-EA
básica para operaciones de lógica secuencial. Este circuito de 1 0 1-T
tipo multivibrador y secuencial puede adquirir dos estados de 1 1 0-T
manera indefinida, a menos que se perturbe de alguna manera.
Los tipos de flip-flops conocidos son:
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diseños existentes, debido a, que al implementar arquitecturas

Fig. 24 Flip-flop tipo T
C. Flip-flop J-K: Se distingue por ser el más versátil de los
flip-flops básicos. Tiene 2 comportamientos en la entrada
y conmutación a la salida.
TABLA 3
TABLA DE VERDAD DE UN FLIP-FLOP TIPO JK
complejas estas reducen significativamente las tareas de
diseño, acortan drásticamente los ciclos de diseño y
aprovechan la propiedad intelectual existente en dichos
circuitos
4. Investigar acerca de las mega-funciones del software
Quartus II que fueron usadas en la práctica (Registro,
Sumador).
La lógica triestada, la cual permite puertos de salida con
valor 0, 1 o alta impedancia. Es esté ultimo estado es el que
proporciona el buffer triestado.

J K CLK Q El estado Hi-Z pone la salida en alta impedancia, haciendo

que el pin se despreciable en el circuito. El objetivo de este
0 0 ↑ Q (sin cambio)
0 1 ↑ 1 estado es permitir a varios circuitos compartir el mismo bus o
1 0 ↑ 0 línea de salida. La utilidad del tercer estado es borrar la
1 1 ↑ ̅ 0 (cambios)
Q influencia de un dispositivo del resto del circuito. Si más de
un dispositivo esta´ conectado, pone una salida en Hi-Z para
que en un mismo bus no haya dos señales diferentes, es decir,
que en un mismo bus no haya una con valor 1 y otra con valor
0. Sí ambas señales circularan por la misma línea, no sería
posible determinar el valor que esta´ circulando en la misma.

Fig. 25 Flip-flop tipo JK 5. Investigar acerca de los buffers de tres estados.

Características, aplicaciones y referencias de CIs
D. Flip-flop S-R: El flip-flop set-reset es un dispositivo de comerciales.
almacenamiento básico de dato. Mantiene el dato hasta
La lógica triestada permite puertos de salida con valor 0,
que ocurre un reset.
1 o alta impedancia. Es esté ultimo estado es el que
TABLA 4 proporcionan el buffer triestado.
TABLA DE VERDAD DE UN FLIP-FLOP TIPO SR
Se puede considerar como un interruptor de entrada
S R Q (t+1) controlada con una salida que se puede activar o desactivar
0 0 Q (t) Sin cambio electrónicamente a través de una señal de entrada externa de
0 1 0 Limpiar en 0 control (Enable). Esta señal de control puede ser una señal
1 0 1 Establecer en 1 lógica de con valor 0 o 1 , por lo cual, el búfer de tres estados
1 1 ? Indeterminado esté en un estado que permita que su salida funcione
normalmente produciendo la salida requerida o en otro estado
si su salida está bloqueada o desconectada.
Un buffer triestado se diseña normalmente de modo que el
retardo de habilitación de salida(de Hi-Z a Alto o Bajo) sea
un poco más largo que el retardo de des habilitación de salida
Fig. 26 Flip-flop tipo SR (de Alto o Bajo a Hi-Z). Así, si un circuito de control activa
la entrada de habilitación de salida de un dispositivo al mismo
2. ¿Cuáles son sus principales características? ¿Cómo se tiempo que desactiva la entrada de habilitación de un segundo
conocen comercialmente? dispositivo, al tener un retardo de des habilitación de salida
más corto se puede asegurar que antes de que el primer
Su principal característica es el almacenamiento y dispositivo ponga un nivel Alto o Bajo en el bus, el segundo
transferencia de datos digitales. Son utilizados normalmente dispositivo encontrará en estado de alta impedancia
en unidades llamadas “registros”, para el almacenamiento de
datos numéricos binarios. Un búfer de tres estados contiene dos entradas. Una es la
entrada de datos y la otra es la entrada de habilitación o
Comercialmente se conocen como dispositivos biestables control.
o Latch en inglés.
3. Investigar acerca de las mega-funciones del software
Quartus II que fueron usadas en la práctica (Registro,
Sumador).
También conocidas como las funciones MegaCores, las
mega-funciones son bloques funcionales ya dispuestos para
su implementación y probados con anterioridad por sus
Fig. 27 Buffer triestado
desarrolladores, los cuales aumentan las metodologías de

Podemos ver un buffer triestado como un interruptor. Es
decir, cuando en B hay un 1, funciona como si el interruptor
estuviera activado, mientras que, si hay un 0, actúa como si
estuviera desactivado.
TABLA 5
TABLA DE VERDAD DE UN BUFFER TRIESTADO
ENTRADA SALIDA
A B C computador de puede concluir que el bus que exige mayor
0 0 Z atención para el diseño de una computadora es el bus de
0 1 0 control, debido a que, se pueden tener los otros buses ya
1 0 Z mencionados , más sin embargo, si no existe un manejo sobre
1 1 1 los datos que proporcionan estos buses sería imposible poder
6. ¿Cuál es la mega-función de un buffer triestado presente
en Quartus II y cuáles son los parámetros que pueden
modificarse?
La mega-función de un buffer triestado presente en el
software Quartus es el LPM_BUSTRI. El parámetro a
editar es el LPM_WIDTH al cual se le asigna un valor de
4. Esto representa los bits, en este caso son 4.
Fig. 28 Mega-función LPM_BUSTRI
7. Investigue acerca de los buses del PC. Mencione las
características principales de cada uno (bus de datos, bus
de control, y bus de direcciones) e indique cuál cree que
merece la mayor atención cuando se diseña un PC.
En los computadores, el bus es un sistema digital que
transfiere datos entre los diferentes componentes que
podemos tener en una computadora y estos se pueden
presentar de dos formas.
A. Serie: Se transfieren los datos bit por bit, por lo que solo
existe un único cable por el cual nosotros podríamos
transferir la información.
B. Paralelo: En este, los bits se pueden transferir en
paquetes, es decir, podemos transferir varios bits
simultáneamente.
Los buses que podemos encontrar en un computador son
los buses de control, direcciones y datos.
A. Bus de control: Se encarga de gobernar el uso y acceso
a las líneas de datos y de direcciones. Ene secuencia, el
bus de control es el que controla valga la redundancia que
no exista colisión de información en el sistema.
B. Bus de direcciones: Este bus es un canal del
microprocesador, el cual es totalmente independiente del
11
bus de datos donde se establece la dirección de memoria
del dato en tránsito.
C. Bus de datos: Este bus permite el intercambio de
información o datos entre la CPU y el resto de las
unidades.
En base a lo que representa cada uno de los buses en un
procesar la información, por lo que el bus de control debe
existir y tener mayor importancia para que no haya colisiones
entre la información y que esta se pueda procesar
correctamente.
IV. CONCLUSIONES
De acuerdo con los objetivos planteados se observó que a
la hora de hacer operaciones con los datos se debe tener en
consideración el tipo de datos y el tamaño para satisfacer las
necesidades.
Se evidencio el funcionamiento de los flip-flops los cuales
son activados por una señal de reloj, también se observó que
juntando varios flip-flops se pueden crear registros de
diferentes tamaños. 4
Se pudo evidenciar que el procesamiento de datos es
síncrono. Solo un registro puede escribir sobre el bus de datos
mientras que varios pueden leer, por lo tanto, entre mayor se
la cantidad de operaciones mayor será retraso en el sistema.
V. OBSERVACIONES Y COMENTARIOS
En la resta para visualizar el resultado real y esperado
debemos modificar el radix del puerto, modificándolo como
Signed decimal.
Se pudo observar que, en la simulación del diagrama de
tiempo, ya que al activar las entradas R de los registros no se
estaba tomando en cuenta la simultaneidad con la escritura
sobre los otros registros y lo que implicaba que este proceso
se diera fuera de un flanco de subida.
Fig. 29 modificación del radix para mostrar el signo
Se pudo observar que si la entrada S_R es cero la salida
de carry permanece en 1 y solo cuando se efectúa una suma
baja para indicar que no hay carry de salida. Si se desea se
puede dejar la S_R en 1 para visualizar que el carry es 0 y solo
cuando hay una suma en el sistema con desbordamiento este
pasa a 1.
 12

VI. WEBGRAFÍA

[1]. https://www.intel.com/content/dam/www/program
mable/us/en/pdfs/literature/ug/ug_lpm_alt_mfug.pd
f
[2]. https://es.scribd.com/document/247038769/flip-
flops-D-J-K-y-T
[3]. http://tutorialesdeelectronicabasica.blogspot.com/20
19/12/tutorial-de-bufer-digital-y-el-bufer-de.html