Informe Flip Flops

Juan Manuel Muñozjumamunoz@unicauca.edu.co

Ingeniería Electrónica y Telecomunicaciones
Universidad del Cauca

Ejercicio #1

FLIP-FLOP JK DISPARADO POR FLANCO POSITIVO

Tabla de verdad:

Entradas RELOJ Salidas Observaciones

J K Funciona con Q Q -------------------------------------
0 0 Qn−1 Qn−1 Estado anterior
0 1 0 1 Clear 0
1 0 1 0 Preset 1
1 1 Qn−1 Qn−1 Estado Complementario

Diagrama de estado:

J=0 J=1
K=1 K=0

Implementación en CUPL:
Diagrama del circuito en proteus:
 Ejercicio #2

FLIP-FLOP DISPARADO POR FLANCO POSITIVO CON ENTRADAS ASINCRONAS ACTIVAS EN BAJO

Tabla de verdad:
Para que no se tenga la ambigüedad se le da prioridad a la entrada clear

Entradas Prioridad Reloj Salidas Observaciones

J K Preset Clear Funciona con Q Q ---------------------------
X X 0 0 X 0 1 Prioridad Clear
X X 0 1 X 1 0 Clear (0)
X X 1 0 X 0 1 Preset (1)
0 0 1 1 Qn−1 Qn−1 Estado anterior
1 0 1 1 1 0 Clear (0)
0 1 1 1 0 1 Preset (1)
1 1 1 1 Qn−1 Qn−1 Estado Complementario

Diagrama de estados:

Implementacion en CUPL:
Diagrama del circuito en proteus:

Ejercicio #3

Divisor de Frecuencia por 4

Para este problema se usan dos módulos de Flip-Flop JK diseñados en el punto 1, de modo que para el modulo 1 las entradas JK
deben ser 1 y la salida Q se conecta a la entrada del reloj del modulo 2, y las entradas JK del modulo 2 deben ser 1:

Diagrama del circuito en proteus: