Universidad Nacional de San

Antonio Abad del Cusco

Facultad de Ingenierı́a Eléctrica,

Electrónica, Informática y Mecánica
Escuela Profesional de Ingenierı́a Electrónica

Laboratorio de Sistemas digitales I

Post Informe de Comparadores

Profesor:
Ing. Margarita Luz Guillen Loayza

Alumno: Código:
Edison Abado Ancco 145012
Alex Palomino Banda 150424
Kincinio Incarokca Lima 122255
Carlos Cardenas Melo 161767

8 de agosto de 2021
 (a) (b)

Figura 1: (a) Diagrama lógico de la comparación de igualdad de dos números de 2 bits. (b)
Sı́mbolo lógico para un comparador de 4 bits con indicación de desigualdad.

1. Conceptos básicos
1.1. Igualdad
De la teorı́a ya aprendida, conocemos que la compuerta OR-excluriva se puede emplear
como un comparador básico porque su salida es UNO lógico en cuanto tiene dos de sus entradas
diferentes, y es CERO lógico en cuanto tiene sus entradas iguales.
Para comparar dos números binarios de dos bits por ejemplo, se necesita de una compuerta
XOR adicional. Los dos bits menos significativos (LSB) se comparan con la compuerta G1 , y los
bits más significativos (MSB) se comparan con la compuerta G2 , como se muestra en la figura
(1a). Si ambos números son iguales, sus correspondientes bits también lo son, por lo que la salida
de cada XOR será cero, por lo que las hacemos pasar por una compuerta NOT a cada una para
finalmente usar una compuerta AND, lo que nos dará UNO lógico si es una igualdad, o CERO
lógico si no lo es.

1.2. Desigualdad
Exixten muchos circuitos integrados que pueden indicar una determinada salida cuando un
número A es mayor a B (A > B), y otra cuando un número A es menor que B (A < B), tal
como se muestra en la figura (1b).
Para determinar la desigualdad, se empieza por el MSB, con las siguientes condiciones:

Si A3 = 1 y B3 = 0, entonces A es mayor que B.

Si A3 = 0 y B3 = 1, entonces A es menor que B.

Si A3 = B3 , entonces tendremos que ir examinando los bits de orden inmediatamente

menor hasta poder determinar todo.

Cuando se encuentra una desigualdad, la relación entre ambos números queda establecida
y cualquier otra desigualdad entre bits con posiciones de orden menor debe ignorarse, ya que
podrı́an indicar una relación entre los números completamente opuesta. La relación de más alto
orden es la que tiene prioridad.

1.3. Expansión de Comparación

De acuerdo a la hoja de datos del circuito integrado 74HC85 que encontramos, la expansión
puede darse como se muestra en la figura (2a) para una expansión en serie, en donde se unen
los pines de salida de comparación del CI menos significativo correspondiente, a los ;ines de
comparación del CI más significativo consecutivo, este procedimiento se sigue hasta alcanzar la

1
 (a) (b)

Figura 2: (a) Comparador serie en cascada para 12 bits. (b) Comparador paralelo en cascada
para comparar 12 bits.

cantidad de bits que se necesite. Las salidas finales de comparación serán las correspondientes
al CI que contenga al los MSBs. También podemos ver la figura (2b) para hacer una expansión
en paralelo en donde el arreglo se hace con un comparador extra, que recibirá las entradas de 3
CI, como se muestra en la figura correspondiente. Se deja a consideración del diseñador el velar
por la mejor opción de acuerdo a sus necesidades.

2. Procedimiento de Laboratorio
2.0.1. Implemente un comparador de números de 3 bits en proteus con visualiza-
ción en display
Para ello usamos lo aprendido en
diseño de subcircuitos en cajas, por
lo que diseñamos un subcircuito in-
terior con un CI 74HC85 que será
nuestro comparador, de manera adi-
cional agregamos dos decodificado-
res que son los CI 78HC48 para que
podamos usar display de 7 segmen-
tos, en nuestro caso, uno de cátodo
común. Este subcircuito se muestra
en la figura (3).
Figura 3: Circuito interno con un comparador 78HC85 y Para el circuito final, usamos la
dos decodificadores a display de 7 segmentos 74HC48. caja ya diseñada de la figura (3) pa-
ra poder agregar leds indicadores de
igualdad y desigualdad, también se agrega display de 7 segmentos. Para poder simular, se incluye

2
 (a) (b) (c)

Figura 4: Simulación de un comparador de 3 bits en Proteus. En la parte (a) se muestra que A

es mayor que B., en la parte (b) se muestra que A es menor que B, y en la parte (c) se muestra
la simulación de A es igual que B..

entradas de estado lógico, con lo que daremos por culminado nuestro circuito de simulación para
un comparador de 3 bits. En la figura (4a) se muestra la simulación de la comparación de dos
números que indica que A es mayor que B, en la figura (4b) indica que A es menor que B, y en
la figura (4c) muestra que A y B son iguales, cada salida tiene su correspondiente led indicador
de estado.

2.0.2. Implemente un comparador de números de 4 bits utilizando VHDL Model-

sim
Para poder programar en VHDL, recordamos que lirerı́a incluir, y la manera de crear enti-
dades ası́ como la arquitectura. Para crear la cantidad de bits a comparar, generamos un vector
para la entrada de A, y otro para la entrada de B. Todo el procedimiento se muestra en las
lineas de código mostradas a continuación.

1 -- Comparador de 4 bits - Laporatorio de Sistemas Digitales 1 --

2 library ieee ;
3 use ieee . std_lo gic_1164 . all ;
4
5 entity comparador4b is
6 port ( A , B : in s t d _ l o g i c _ v e c t o r (3 downto 0) ;
7 AmayorB , AmenorB , AigualB : out std_logic ) ;
8 end comparador4b ;
9
10 architecture c o m p o r t a m i e n t o _ c 4 b of comparador4b is
11 begin
12 AmayorB <= '1 ' when (A > B ) else '0 '; -- A mayor que B , lo demas 0
13 AmenorB <= '1 ' when (A < B ) else '0 '; -- A menor que B , lo demas 0
14 AigualB <= '1 ' when ( A = B ) else '0 '; -- A igual que B , lo demas 0
15 end c o m p o r t a m i e n t o _ c 4 b ;

Una vez compilado las lineas de código, generamos la simulación, en la cual, para que poda-
mos reconocer todas las combinaciones posibles, configuramos como reloj a todas las entradas
bit a bit. Para ello comenzamos a darle 2ps de amplitud al bit menos significativo de la vriable
de entra de B, aplitud igual a 2n , donde n = 1 corresponde al bit menos significativo. Hacemos

3
Figura 5: Formas de onda de todas las combinaciones para la comparación de dos números A y
B de 4 bits cada uno.

Figura 6: Simulación digital del CI 74HC85 para una entrada de 8 bits.

ello hasta alcanzar al bit más significativo de la variable B, con una amplitud de reloj de 2n ,
con n = 8, que serı́a 256ps. Este procedimiento para obtener lo que se muestra en la figura (5).
El resultado es satisfactorio, ya que se puede ver claramente que en todas las combinaciones hay
16 igualdades, lo cual es lógico porque cada número tiene 24 = 16 combinaciones. Este resultado
se muestra en las formas de onda mostradas en las tres muestras inferiores.
El cursor amarillo puede mostrar otro ejemplo aleatorio, que en este caso es que en el segundo
82p se tiene para A = 1010 y B = 1101, dando como resultado un UNO lógico para la salida
AmenorB, y generando un CERO lógico a las demás salidas, lo cual es totalmente lógico.

2.0.3. Implemente un comparador de números de 8 bits paralelo utilizando BOARD

con el CI74HC85
Para l aimplementación en protoboard usaremos lo elemental, incluyendo un display de 7
segmentos de anodo común, y el CI 74HC85 que será nuestro comparador. Hacemos el cableado
según las indicaciones de su hoja de datos, y posteriormente hacemos la simulación, ası́ comop
se muestra en la figura (6). Para ello, hacemos una expansión en serie, porque esta configuración
nocesita menos circuitos integrados, como se explicó en una sección anterior.
La simulación muestra para la entrada A = 00101010, y para la entrada B = 00010110, lo
que claramnete indica que A es mayor a B, este resultado se indica objetivamente con el led
de en medio, el cual está encendido. Si el led cetral del conjunto de leds centrales estuviera
encendido, indicarı́a que es una igualdad, y si el led derecho del conjunto de leds centrales
estuviera encendido, indicarı́a que la variable A es menor que B. Lógicamente solo se puede
encender uno de los leds del grupo de leds centrales.