13 de febrero de 2019

Bob Muro, Pentek Inc.

Usando un SDR COTS como plataforma de desarrollo 5G

Este artículo está destinado a familiarizar a los ingenieros de radio con el uso de una plataforma
comercial multipropósito (COTS) para radio definida por software (SDR) que puede reducir el
tiempo de desarrollo para 5G.

COTS SDR se ha utilizado tradicionalmente en aplicaciones de radar militar y comunicaciones para un

alto rendimiento y flexibilidad de diseño. Los últimos productos COTS SDR ofrecen soluciones con E /
S integradas, procesadores ARM y grandes FPGA que también incluyen propiedad intelectual (IP) para
acceder, enrutar y procesar datos digitales. Estos atributos, combinados con una integridad de señal
superior, muestreo coherente de fase y transceptores multicanal, hacen que un sistema COTS SDR
sea una opción ideal para una plataforma de desarrollo 5G.

Cunas SDR DEFINIDAS

Para mayor claridad, cada sección de este artículo está dividida en subsecciones que discuten
hardware, firmware y software. El hardware comprende la placa de circuito impreso (PCB) SDR y
los componentes de soporte; el firmware incluye el código interno FPGA para funciones lógicas y
de procesamiento de señal digital (DSP); y el software es el código C que controla el FPGA con
firmware y realiza cualquier función DSP adicional.

Hardware

Un SDR reemplaza los sistemas analógicos heredados que consisten en filtros RF, convertidores descendentes
analógicos (es decir, el oscilador local y el mezclador), filtros de paso de banda y demoduladores (ver Figura
1a). Estos sistemas analógicos fijos están limitados a una función específica, como una radio AM o FM.
Un SDR explota las técnicas de DSP programables para manejar de manera flexible la creciente
complejidad, precisión y ancho de banda del tráfico de radio actual. Para usar el SDR, se requiere
conversión de datos entre la antena y el DSP para las funciones de recepción y transmisión. 1 Un
receptor SDR convierte una señal de RF de una antena en muestras digitales con un convertidor
analógico a digital (ADC) y utiliza las operaciones DSP posteriores para extraer la información
requerida de la señal (ver Figura 1b). Un transmisor SDR acepta la información digital que se
transmitirá y realiza las operaciones DSP necesarias para producir muestras digitales para un
convertidor digital a analógico (DAC), cuya salida controla un amplificador de potencia para la entrega a
la antena (ver Figura 1c). Debido a que estas radios están definidas por software, pueden programarse
sobre la marcha en microsegundos con nuevos parámetros o reconfigurarse para diferentes propósitos
simplemente cargando nuevo firmware desde la memoria interna o externa.

Figura 1 Receptor de comunicaciones analógico heredado (a) vs. receptor SDR (b) y transmisor
SDR (c).

Un SDR a menudo se implementa en una PCB especializada llamada "tarjeta intermedia". La generación
actual es una tarjeta intermedia de estructura conmutada (XMC) o una tarjeta intermedia FPGA (FMC). Figura
2 muestra las tarjetas intermedias XMC y FMC con sus correspondientes diagramas de bloques funcionales.
La figura 2a es una tarjeta XMC con cuatro canales ADC de 200 MHz, y la figura 2b es una tarjeta FMC con
dos canales ADC de 3 GHz y dos canales DAC de 2,8 GHz. Cada placa incluye un sistema de
temporización de precisión con un sintetizador fraccional de múltiples bits para frecuencias de muestreo
variables, que está bloqueado en un oscilador de cristal controlado por horno (OCXO) o una señal de
entrada de referencia. Estos sistemas de temporización generalmente aceptan señales de sincronización
externas de un servidor de protocolo de tiempo de red o receptor GPS para
requisitos de sincronización precisos de un radar o sistema celular. También se requiere una alineación
de tiempo precisa para el muestreo coherente de fase de los ADC, la sincronización de datos FPGA DSP
y la transmisión de señales DAC.

Figura 2 Tarjetas intermedias XMC (a) y FMC (b) y diagramas de bloques funcionales.

El XMC ADC tiene una velocidad de muestreo máxima de 200 MSPS que puede capturar un ancho de banda
de Nyquist de 100 MHz, excluyendo el filtrado. Una técnica común con la radio digital es adquirir información
de canal o ancho de banda de frecuencia intermedia (IF) submuestreando la señal (consulte Zonas de Nyquist
de la barra lateral y Submuestreo). El submuestreo permite que un ADC con una frecuencia de muestreo más
baja y un rango dinámico más alto capture una señal de ancho de banda estrecho centrada en una frecuencia
más alta sin pérdida de información. Para que esto funcione correctamente, la ruta de entrada de RF y el ADC
deben acomodar estas señales de frecuencia más alta.

Después del muestreo analógico a digital, la siguiente etapa suele ser el convertidor descendente digital
(DDC), que realiza la traducción de frecuencia y la reducción del ancho de banda. El DDC a menudo se
implementa como firmware IP dentro de la FPGA.
Firmware

Un FPGA consiste en bloques de construcción de lógica, aritmética y procesamiento de señales no

conectados que están configurados con firmware IP para realizar funciones específicas. Si bien es ideal para
una flexibilidad de programación extrema, el desarrollo del firmware es complejo. Para simplificar el proceso
de desarrollo, algunos fabricantes de COTS SDR proporcionan FPGA IP para el funcionamiento básico de
sus placas. Esto generalmente incluye funciones de E / S analógicas y digitales para adquirir y transmitir
datos, con DSP IP para funciones de radio específicas como DDC, filtros, canalizadores y motores para
transferir datos al sistema.

La función DDC requiere tres bloques de construcción IP: el oscilador local del oscilador
controlado numéricamente (NCO), un mezclador complejo y filtros digitales para reemplazar
las funciones del sistema de radio analógico heredado (ver Figura 1). La etapa de
sintonización del DDC utiliza un mezclador digital complejo para traducir la frecuencia de
interés a la banda base. Un par de multiplicadores accionados por un sintetizador digital
directo (DDS) NCO le permite al usuario "sintonizar" el receptor a la frecuencia deseada.
Luego, las muestras se pasan a través de un filtro de respuesta de impulso finito de paso
bajo (FIR) para diezmar la señal para un ancho de banda de canal finito. Dos beneficios
clave de la DDC son una mayor relación señal / ruido (SNR), como resultado de la reducción,
y la capacidad de sintonizar la frecuencia central de la banda de la señal (ver Barra lateral
Mejorando SNR con procesamiento digital).
Software

Si bien el IP FPGA provisto por el proveedor puede cumplir con las especificaciones para una aplicación
específica, la implementación del sistema puede requerir un software de control para operar la radio. El
FPGA IP necesita parámetros operativos enviados a través de la interfaz del sistema desde un programa
de software, que es la función de un paquete de soporte de placa (BSP) normalmente escrito como rutinas
invocables "C" para un entorno Windows o Linux. El BSP contiene funciones de biblioteca y código de
ejemplo precompilado que se puede ejecutar para probar la funcionalidad de la placa. Una de esas
funciones es ordenarle al ADC que capture y transfiera datos al FPGA para su posterior procesamiento en
el DDC. Estos datos procesados ​pueden almacenarse en la memoria o transferirse al DAC para volver a
convertirlos en una señal analógica y emitirlos para la transmisión. Este es un ejemplo de un programa de
software desarrollado utilizando las funciones y controladores de la biblioteca de software BSP. Si el
usuario crea una nueva IP FPGA, se debe escribir e incluir software de control adicional en el paquete
BSP.

ÚLTIMAS COTS TECNOLOGÍA SDR

Hardware

En los últimos 10 años, los fabricantes de FPGA como Xilinx han estado mejorando la tecnología al
reducir el tamaño de los nodos de proceso de silicio, lo que reduce el tamaño, el peso y la potencia del
dispositivo (SWaP). A finales de 2008, la familia Xilinx Virtex-6 se construyó utilizando un proceso de 40
nm y promedió 2000 cortes DSP por FPGA. Para 2017, la familia Ultrascale estaba en un proceso de
20 nm, y los segmentos de FPGA DSP aumentaron a aproximadamente 5,500. El último sistema en un
chip (SoC) de Xilinx, el RFSoC, consiste en un tejido FPGA con procesadores ARM, ADC y DAC, todos
en el mismo chip.
La tecnología de 16 nm tiene más de 4,200 cortes DSP; cuatro procesadores ARM A53 de 1.5 GHz; dos
procesadores ARM R5 de 600 MHz; ocho ADC de 4 GHz y 12 bits; y ocho DAC de 6.4 GHz, 14 bits por
dispositivo.

figura 3 Pentek COTS SDR basado en Xilinx RFSoC.

Figura 4 Herramienta Xilinx IP Integrator, que muestra el código VHDL (a) y bloques gráficos intuitivos de
"arrastrar y soltar" (b).

figura 3 muestra un diagrama de bloques funcional de una implementación COTS de Xilinx RFSoC, el
componente central de la placa 5950 3U VPX de Pentek. El área central que incluye el RFSoC es un
sistema completamente conectado en un módulo (SoM) que se conecta a un soporte VPU de 3U. Si bien
este dispositivo se puede controlar a través de un puerto Gigabit Ethernet, similar al FPGA de la
generación anterior, los procesadores ARM incorporados permiten un funcionamiento autónomo y la
capacidad de comunicarse o controlar dispositivos localmente o en una red externa. 3

Firmware

Los FPGA de la generación anterior se programaron usando un lenguaje de descripción de hardware

textual (HDL) como VeriLog o muy integrado de alta velocidad
lenguaje de descripción de circuito (VHDL). Los últimos bloques IP compatibles con AXI4 se incluyen en
Vivado de Xilinx. La herramienta IP Integrator de Xilinx tiene bloques gráficos virtuales que representan el
código HDL, que se pueden conectar entre sí mediante un cableado de arrastrar y soltar. Figura 4 muestra un
ejemplo de código VHDL (consulte la Figura 4a) y los bloques gráficos correspondientes de arrastrar y soltar
(consulte la Figura 4b). Esta forma más intuitiva de programar permite que alguien nuevo en FPGAs conecte
bloques lógicos que representan hardware como filtros FIR y DDC para crear un SDR. Este método de
programación admite la rápida integración de bloques de IP específicos de hardware suministrados por el
proveedor con bloques de IP de Xilinx para crear un SDR que funcione. Ambos tipos de bloque de IP se
pueden combinar para crear una biblioteca común.

Software

Estos avances en la programación de IP han brindado a los proveedores de COTS la oportunidad de

crear un único módulo BSP que corresponde a un módulo IP con todos los parámetros necesarios del
programa FPGA en una ubicación. Un ejemplo es un "módulo BSP de control de reloj" que corresponde
directamente a un "módulo IP de control de reloj".
APLICACIÓN 5G

Esta última generación de tecnología SDR está cambiando el juego y puede ser utilizada por los fabricantes
de COTS para proporcionar transceptores SDR multicanal para ingenieros que desarrollan productos de
radio 5G.

Figura 5 RAN distribuida (a) y centralizada (b).

Figura 5 ilustra la diferencia entre redes de acceso de radio distribuidas y centralizadas, D-RAN y
C-RAN. Con LTE, los sitios de células DRAN tradicionales estaban siendo reemplazados por nuevas
C-RAN para mejorar la eficiencia de transferencia de datos y reducir el costo de la radio. Sin embargo,
la arquitectura MIMO masiva mmWave para 5G requiere la separación para mover el cabezal de radio
remoto (RRH) más cerca del usuario final debido a la mayor pérdida de ruta de RF.

Figura 6 muestra un diagrama de bloques funcional de una C-RAN que consta de una unidad de banda base
(BBU), RRH, referencia de tiempo / frecuencia GPS y un módulo de interconexión. Varios de los bloques se
resaltan para observar el posible uso de los SDR de COTS. La BBU está ubicada en una oficina central o
una red virtual "en la nube", con acceso a múltiples líneas de datos ópticos para la red de retorno. El RRH
está en una ubicación externa más cercana al usuario final. La BBU y la RRH en este ejemplo de conexión
de red frontal pueden usar una interfaz de radio pública común (CPRI), una iniciativa de arquitectura de
estación base abierta (OBSAI) o una conexión Ethernet estándar, según los requisitos del sistema. Nuevos
conceptos de fronthaul como acceso de radio extensible
redes (xRAN) y redes de acceso de radio abierto (ORAN) reemplazarán estas interfaces
heredadas en el futuro.

Estas diversas opciones de modo de transferencia combinadas con el celular tradicional, el Foro
técnico 5GTF de Verizon (5GTF) o la especificación 3GPP 5G New Radio (NR) están configuradas
para formar una red heterogénea compleja que requiere una plataforma de desarrollo flexible. 4-6

Figura 6 Diagrama de bloques funcional C-RAN, que muestra dónde se puede utilizar COTS SDR.
Hardware

Figura 7 Diagrama de bloques funcional de RRH (a), que muestra las funciones que se pueden implementar
con un SDR COTS (b).

Figura 7 muestra un ejemplo del uso de una placa COTS SDR para emular un RRH en una arquitectura
C-RAN. Una subsección del C-RAN original con el RRH se muestra en la Figura 7a, con el COTS SDR
RRH en la Figura 7b. El área rodeada en la Figura 7a se puede realizar con la tarjeta de soporte que se
muestra en la Figura 7b. La tarjeta portadora modular personalizada contiene los amplificadores de
recepción y transmisión, un receptor GPS y un módulo transceptor optoelectrónico. El SoM interno
contiene el RFSoC y todas las conexiones para administración de energía, almacenamiento de datos y E /
S analógicas / digitales. La señal de RF entrante de la antena se conecta al amplificador receptor de bajo
ruido a través de un duplexor, aislándola de los niveles de transmisión del amplificador de alta potencia y
conectándola a un canal ADC. Con la IP necesaria, esta combinación de SoM y operador personalizado
puede emular el RRH original.
Firmware

Una vez dentro del tejido FPGA, las muestras digitales se diezman, se seleccionan o
sintonizan con frecuencia y se filtran en el DDC. Las muestras de salida DDC pueden
transmitirse al módulo del medidor de potencia para su medición y clasificarse en el módulo
IP del detector de umbral. Estas muestras procesadas se pueden transmitir a los
procesadores ARM para reducir el factor de cresta y las rutinas de predistorsión digital antes
de convertirlas en el convertidor digital (DUC) para la retransmisión. El DUC es el reverso del
DDC, utilizando traducción de frecuencia e interpolación en lugar de diezmado. Los datos de
muestra I / Q digitalizados se empaquetan en la radio digital para su transporte a la BBU a
través de un conmutador de datos de radio. Debido a la variedad de canales y protocolos de
transferencia de datos,

Software

Dependiendo del nivel de control deseado, se crearían rutinas BSP para los nuevos
procesadores IP y ARM, o los procesadores ARM, junto con el FPGA, se pueden programar
para operar de forma autónoma.

CONCLUSIÓN

El propósito de este artículo es familiarizar a un ingeniero de radio tradicional con las últimas herramientas
de hardware, firmware, software y diseño disponibles de los proveedores de COTS SDR, demostrando que
un SDR puede usarse como una plataforma de desarrollo 5G. Estas plataformas SDR proporcionan
integridad de señal superior, alta repetibilidad de prueba y ensamblajes modulares que se ajustan a los
requisitos de diseño 5G en constante cambio. La evolución 5G requerirá muchos ciclos de desarrollo para la
experimentación y la optimización, y el uso de un sistema COTS como punto de partida acelerará el tiempo
de comercialización.
 Referencias

1. R. Hosking, "Poniendo los FPGA a trabajar en sistemas de radio de software", 11ª edición, Pentek, marzo de 2018,
www.mwee.com/Learning-center/pentekputting-fpgas-work-software-radio-systems-11th-edition .

2. W. Kester, “Sacando el misterio de la infame fórmula 'SNR =

6.02 + 1.76dB, "y por qué debería importarle", Analog Devices, octubre
2008, www.analog.com/media/en/training-seminars/tutorials/MT-001.pdf.
3. S. Sgandurra, "Estrategias para implementar Zynq Ultrascale + RFSoC de Xilinx", Pentek, mayo
de 2018, www.pentek.com/pipeline/27_2/rfsoc.cfm.
4. S. Ahmadi, “Hacia 5G; Soluciones y habilitadores Xilinx para sistemas inalámbricos
NextGeneration " XILINX Junio ​de 2016,
www.xilinx.com/support/documentation/white_papers/wp476-toward5g.pdf.

5. A. Oliva, J. Hernández, D. Larrabeti y A. Azcorra, Universidad de Madrid (UC3M), una descripción

general de la especificación de CPRI y su aplicación a escenarios LTE basados ​en CRAN IEEE
Communications Magazine, febrero
2016
6) P. Moakes, “5G New Radio Architecture and Challenges,” White Paper de CommAgility.

http://www.microwavejournal.com/articles/31756-using-a-cots-sdr-as-a-5gdevelopment-platform?page=1