Lemus Lo J

Técnicas de compensación para el desarrollo
de amplificadores de alto desempeño
por
Javier Lemus López

M.C., BUAP
Tesis sometida como requisito parcial

para obtener el grado de
DOCTOR EN CIENCIAS EN LA
ESPECIALIDAD DE ELECTRÓNICA
en el
Instituto Nacional de Astrofísica

Óptica y Electrónica
Junio de 2013
Tonantzintla Puebla
Supervisada por
Dr. Alejandro Díaz Sánchez

Dr. Carlos Muñís Montero
INAOE 20123
© Derechos reservados
El autor otorga al INAOE el derecho de reproducir y
distribuir copias de esta tesis en su totalidad o en partes
Resumen
Los parámetros que caracterizan a un amplificador de alto desempeño son:
Alta ganancia y rápido tiempo de establecimiento. Desde el punto de vista del
diseño analógico, cumplir con estos dos parámetros es muy difícil. Para que
un amplificador tenga rápida respuesta debe diseñarse con una sola etapa
de amplificación para que su respuesta sea la un sistema de un solo polo. En
cambio, un amplificador de alta ganancia se diseña con más de una etapa
de amplificación, donde cada etapa crea un polo de baja frecuencia y por eso
necesitan de compensación para garantizar su operación estable. Conforme
el número de etapas aumenta, la velocidad decrece muy rápidamente
necesitando además, esquemas complejos de compensación.
En este trabajo se presenta una estrategia para diseñar amplificadores de
muy alta ganancia y a bajo voltaje, también se presentan técnicas novedosas
de compensación dirigidas a mejorar parámetros de desempeño como
margen de fase, producto ganancia ancho de banda, slew-rate.
1
Agradecimientos
Quiero agradecer al INAOE por brindarme la oportunidad de realizar mis

estudios de doctorado, a los profesores por formarme y confiar en mí. A mis
asesores Dr. Alejandro Díaz Sánchez y Dr. Carlos Muñís Montero por
formarme como investigador, por su paciencia y su amistad durante todos
estos años. Al Dr. Jaime Ramírez Angulo por su invaluable guía durante la
estancia en New México.
A mis amigos Astrofísicos: Ricardo, Mayra y Guillermo por su paciencia, su
amistad y por aquellas charlas a la hora del café.
Al Concejo Nacional de Ciencia y Tecnología CONACyT por el apoyo
económico.
2
A mis padres y hermanos
3
INDICE
CAPÍTULO 1 INTRODUCCIÓN ................................................................................................................... 6
1.1 MOTIVACIÓN ............................................................................................................................................ 6
1.2 APLICACIONES ........................................................................................................................................... 8
1.3 PLANTEAMIENTO DEL PROBLEMA .................................................................................................................. 9
1.4 ESTRUCTURA DE LA TESIS ........................................................................................................................... 10
CAPÍTULO 2 BLOQUES BÁSICOS DE DISEÑO ANALÓGICO ..................................................................... 12
2.1 ESPECIFICACIONES DEL AMPLIFICADOR.......................................................................................................... 13
2.2 ESTABILIDAD DE SISTEMAS RETROALIMENTADOS ............................................................................................ 16
2.3 ESTRUCTURAS DE BAJO VOLTAJE .................................................................................................................. 18
2.3.1 Transistor de Compuerta Casi‐Flotante ..................................................................................... 18
2.3.2 Flipped Voltage Follower. .......................................................................................................... 21
2.3.3 FVF con batería flotante ............................................................................................................ 22
2.4 ESTRUCTURAS PARA INCREMENTO DE GANANCIA ............................................................................................ 23
2.4.1 Amplificador cascode ................................................................................................................ 24
2.4.2 Configuración Autocascode ....................................................................................................... 27
2.4.3 Amplificador Multietapa ........................................................................................................... 28
2.5 COMPENSACIÓN EN FRECUENCIA ................................................................................................................. 29
CAPÍTULO 3 PROPUESTA DE COMPENSACIÓN EN NODOS DE BAJA IMPEDANCIA ................................ 33
3.1 AMPLIFICADOR TELESCÓPICO ..................................................................................................................... 33
3.2 COMPENSACIÓN CRUZADA ......................................................................................................................... 35
3.2.1. Analisis de pequeña señal ......................................................................................................... 36
3.2.2. Simulaciones .............................................................................................................................. 38
3.2.3. Resultados Experimentales ........................................................................................................ 40
3.3 COMPENSACIÓN CASCODE MEJORADA ......................................................................................................... 42
3.3.1 Amplificador de alta ganancia de dos etapas ........................................................................... 42
3.3.2 Análisis de pequeña señal ......................................................................................................... 43
3.3.3 Simulaciones .............................................................................................................................. 47
3.3.4 Resultados experimentales ........................................................................................................ 49
3.4 COMPENSACIÓN EN NODO SUMIDERO DE CORRIENTE ...................................................................................... 51
3.4.1 Análisis de Pequeña señal ......................................................................................................... 53
3.4.2 Simulaciones .............................................................................................................................. 54
CAPÍTULO 4 COMPENSACIÓN FEEDFORWARD PROPUESTA .................................................................. 58
4.1 COMPENSACIÓN EN AMPLIFICADOR CLASE AB ............................................................................................... 58
4
4.1.1 Modelo de pequeña Señal ......................................................................................................... 60
4.1.2 Simulaciones .............................................................................................................................. 62
4.2 COMPENSACIÓN FEED‐FORWARD PROPUESTA ............................................................................................... 64
4.2.1. Análisis de pequeña señal ......................................................................................................... 66
4.2.2. Simulaciones .............................................................................................................................. 69
4.2.3. Resultados experimentales ........................................................................................................ 71
CAPÍTULO 5 OTRAS TÉCNICAS DE COMPENSACIÓN ............................................................................... 74
5.1 AMPLIFICADOR CLASE AB CON COMPENSACIÓN CASCODE. .............................................................................. 74
5.2 Simulaciones ................................................................................................................................... 75
5.3 COMPENSACIÓN AUTOCASCODE ................................................................................................................. 77
5.2.1. Simulaciones .............................................................................................................................. 78
CAPÍTULO 6 CONCLUSIONES Y TRABAJO FUTURO ................................................................................. 81
5
Capítulo 1 Introducción
1.1 Motivación
Amplificar el nivel de voltaje, corriente, o potencia de señales es elemental

en muchos sistemas electrónicos. Algunas veces esta función es obvia como
en el caso de un receptor de radio, donde el objetivo es seleccionar y
amplificar la señal débil de una antena y presentar la señal detectada en un
altavoz. En cambio, en muchos otros sistemas, el amplificador es utilizado
como bloque básico para implementar una gran variedad de funciones para
computación, instrumentación y control.
La historia del amplificador se remonta a la era de los tubos de vacío y su
historia continúa hasta nuestros días. El concepto de amplificador, apareció
a inicios de la segunda guerra mundial. Este dispositivo fue desarrollado y
comercializado en 1953 por la compañía George A. Philbrick, y consistía en
el uso de tubos de vacio para desarrollar amplificadores de corriente directa.
Después de la segunda guerra hubo un periodo de refinamiento del
amplificador de tubo de vacío, pero estos dispositivos eran grandes, pesados
y consumían una gran cantidad de potencia. Después de poco más de una
década, los amplificadores de tubo de vacío comenzaron a ser remplazados
por amplificadores de estado sólido durante los años 50’s y 60’s. La fase
final, y tal vez la más trascendental en el desarrollo de los amplificadores,
comenzó con el desarrollo del primer circuito amplificador integrado por
Robert J. Widlar en Fairchild Semiconductor Corporation a mediados de los
60’s. Establecida la tecnología del circuito integrado, el progreso en
desempeño del dispositivo no se ha detenido. Las ventajas ofrecidas por el
desarrollo de los circuitos integrados convirtieron rápidamente al amplificador
en el bloque básico de construcción de sistemas electrónicos, siendo
utilizado en aplicaciones tales como: servomecanismos, sintetizadores y
6
computadoras analógicas, entre otras. El amplificador es todavía uno de los
circuitos integrados con más alto volumen de producción. Así, día a día la
industria de los semiconductores se esfuerza por producir nuevas
realizaciones con mejores prestaciones y características de desempeño que
satisfagan los requerimientos de nuevas aplicaciones.
En el caso de amplificadores de alto desempeño, su diseño es una tarea muy
compleja porque, además de satisfacer algún compromiso entre velocidad,
potencia y exactitud, éste debe ser realizado en base a un conjunto
específico de requerimientos que dependen de la aplicación. Por ejemplo, en
sistemas de adquisición de datos mediante amplificadores de
instrumentación, esas funciones son: exactitud en la ganancia, alto CMRR,
bajo offset.
En el pasado, las principales aplicaciones en las que se utilizaron
amplificadores de instrumentación fueron enfocadas a la adecuación de
señales débiles provenientes de transductores de temperatura y presión, en
instrumentación biomédica, en desfibriladores, en control para monitoreo
electrónico y para aplicaciones de audio. Actualmente, el amplificador se
utiliza para implementar una gran variedad de funciones para sistemas
electrónicos analógicos y de señal mezclada en tecnologías CMOS, con las
que es posible implementar sistemas complejos con más de un billón de
transistores en un solo chip. Aunque la circuitería analógica constituye una
pequeña porción del área total del chip, generalmente es la más desafiante
del diseño, y el desempeño de muchos de estos sistemas está fuertemente
influenciado por el desempeño del amplificador.
Las tecnologías CMOS actuales, benefician principalmente a los circuitos
digitales en términos de velocidad, área y eficiencia en potencia. Para el
diseño analógico el escalamiento del transistor significa una reducción en el
valor de las capacitancias parásitas. Sin embargo las tecnologías modernas
CMOS también presentan nuevas características que dificultan el diseño de
amplificadores. En años recientes, la tecnología del transistor CMOS se ha
7
reducido a menos de 22 nanómetros y el voltaje de alimentación a menos de
1 volt, por lo que la linealidad y la ganancia intrínseca (gm/gds) del transistor
también se han reducido. Debido a esto, algunas de las técnicas
convencionales utilizadas en el diseño de amplificadores deben revisarse y
adecuarse a estas nuevas características.
1.2 Aplicaciones
Un amplificador de alto desempeño se caracteriza por tres parámetros

principales: ganancia en DC, ancho de banda y tiempo de establecimiento.
En el caso específico de dos aplicaciones, la de filtros con capacitores
conmutados y convertidores analógicos a digital (A/D), su desempeño puede
degradarse significativamente debido a la no idealidad de estos tres
parámetros. Problemas relacionados con estas tres características tienen un
efecto significativo en la realización de convertidores con alta resolución, y
también dificulta cumplir con los parámetros más importantes de filtros
conmutados como: función de transferencia, frecuencia de resonancia y
factor de calidad. Aunque algunas soluciones se han propuesto para reducir
estas no idealidades, el diseño de amplificadores con rápido tiempo de
establecimiento y alta ganancia es un tema aún vigente en estas y otras
muchas aplicaciones.
Una solución factible para aplicaciones que requieren rápido tiempo de
establecimiento y moderada ganancia, es el uso de estructuras telescópicas
o de folded cascode. Estas estructuras garantizan una mejora considerable
en impedancia de salida y velocidad para un nivel dado de consumo de
potencia en comparación con un amplificador de dos etapas. Sin embargo, la
ganancia de estas estructuras es demasiado baja para aplicaciones de gran
precisión como sucede con convertidores de alta resolución y resonadores
con capacitores conmutados. La conexión en cascada de amplificadores
podría mejorar la ganancia DC, pero a expensas de un mayor consumo de
8
potencia y una reducción drástica de velocidad. Una alternativa consiste en
introducir un lazo de retroalimentación en la estructura convencional
cascode para incrementar la ganancia y la impedancia de salida del
amplificador, pero la baja ganancia intrínseca y el voltaje de alimentación
reducido que presentan los transistores de tecnologías CMOS modernas
hacen a esta técnica, por si sola, poco atractiva para el diseño de
amplificadores de alto desempeño.
1.3 Planteamiento del Problema
Como se ha explicado anteriormente, la evolución de la tecnología del

transistor MOS ha impuesto nuevas restricciones que dificultan el diseño de
amplificadores de alto desempeño principalmente para aplicaciones que
requieren de gran precisión y velocidad. Bajo las nuevas características que
presenta el transistor MOS, las técnicas convencionales utilizadas en el
pasado para el diseñar amplificadores en muchos casos ya no son
funcionales, por lo que deben modificarse y en algunos casos deben
plantearse nuevas estrategias de diseño.
El objetivo de esta investigación es desarrollar estrategias de diseño de
amplificadores con alta ganancia y rápido tiempo de establecimiento. Estas
estrategias estarán enfocadas principalmente en mejorar dichas
características del amplificador desarrollando técnicas novedosas de
compensación en frecuencia.
Para ello se utilizan estructuras de bajo voltaje, que serán diseñadas y
simuladas en la tecnología CMOS IBM de 90nm, utilizando el modelo BSIM6
del transistor estándar, el cual incluye el efecto de las corrientes de fuga a
través de la compuerta. Debido a los elevados costos de fabricación en la
tecnología de 90nm, para validar los diseños se diseñarán, fabricarán y
caracterizarán prototipos en la tecnología ON Semiconductors de 0.5µm,
donde el voltaje de alimentación será limitado y se utilizará la longitud
9
mínima de canal del transistor. Esto hará los diseños más susceptibles a no
idealidades, como errores de ganancia y distorsión. Estos efectos también
tienen su origen en variaciones del proceso de fabricación (mismatch). Estas
variaciones debidas a condiciones de polarización y dimensionamiento de
transistores serán evaluadas mediante análisis de mismatch.
1.4 Estructura de la Tesis
Este trabajo está organizado en seis capítulos. En el primer capítulo se

presenta la introducción del capítulo donde se han explicado las
motivaciones de este trabajo, los parámetros principales y aplicaciones de
amplificadores de alto desempeño. Además se ha establecido el problema a
resolver y los objetivos de la tesis.
En el capítulo 2 se presentan los bloques básicos de diseño analógico,
algunos de estos bloques se desarrollan y se presentan técnicas que
posteriormente se utilizaran en la tesis.
En el capítulo 3 se presentan técnicas de compensación en nodos de muy
baja impedancia. La primera propuesta consiste en un amplificador
telescópico al que se agrega un lazo de compensación del nodo de salida a
un nodo de baja impedancia. En una segunda propuesta se presenta un
amplificador de alta ganancia donde los nodos de muy baja impedancia
creados son utilizados para compensar el amplificador. La última propuesta
consiste en drenar parte de la corriente de salida de la primera etapa hacia
un nodo de muy baja impedancia. También se presentan simulaciones y
resultados experimentales de cada una de las propuestas.
En el capítulo 4 Se presentan técnicas de compensación feedforward. La
primera propuesta consiste en utilizar la rama de copia de corriente de un
amplificador AB mejorar su desempeño. La segunda propuesta consiste en
utilizar transistores de compuerta casi flotante para realizar el lazo de
10
compensación feedforward. En este capítulo se presentan simulaciones y
resultados para cada una de las técnicas.
En el capítulo 5 Se presentan otras técnicas de compensación. La primera
propuesta consiste en un amplificador clase AB con compensación cascode.
Donde las trayectorias directas a través de los capacitores de compensación
se cancelan como resultado del incremento en el slew-rate negativo.
La segunda propuesta es una modificación de la compensación autocascode
convencional y consiste en modificar el lazo indirecto de compensación para
reducir el peaking. Solo se presentan simulaciones para las propuestas de
este capítulo.
Finalmente en el capítulo 6 se resumen las conclusiones obtenidas en este
trabajo de tesis y las perspectivas de trabajo futuro.
11
Capítulo 2 Bloques básicos de diseño analógico
En respuesta a la creciente demanda de circuitos integrados con mejor

funcionalidad y menor costo para aplicaciones de equipos electrónicos
portables, nuevas generaciones de procesos CMOS han sido introducidos
por la industria de los semiconductores. Estas tecnologías hacen posible
implementar sistemas de señal mezclada altamente complejos. En este tipo
de sistemas se combinan circuitos digitales y analógicos en un solo chip. Uno
de los bloques funcionales más importantes en la realización de circuitería
analógica es el amplificador, dado que en muchos casos la operatividad del
sistema está sujeta a su desempeño.
Uno de los requisitos más importantes en el diseño de sistemas de señal
mezclada es contar con bajo consumo de potencia, que garantice razonable
peso y tiempo de vida de la batería. La estrategia adoptada por las
tecnologías modernas CMOS para reducir el consumo de potencia, ha sido
reducir el voltaje de alimentación y las dimensiones del transistor. Bajo estas
nuevas restricciones, el desempeño del transistor, visto desde el punto de
vista de diseño analógico, se degrada, por lo que surge la necesidad de
desarrollar nuevas técnicas que permitan la operación a voltajes reducido, a
fin de que estos se ajusten a las nuevas tecnologías, a la vez que sea
posible contar con amplificadores de alto desempeño.
En este capítulo se describen algunas de las características y las
especificaciones de un amplificador de alto desempeño, así como una
descripción breve de las técnicas convencionales de diseño analógico.
También como parte de este capítulo, se propondrán mejoras para algunas
estructuras que permitirá la realización de dichos amplificadores.
12
2.1 Especificaciones del amplificador
Un amplificador, como el que se muestra en la Figura 1, se caracteriza por un
voltaje de salida proporcional a la diferencia entre sus voltajes de entradas
Vn y Vp dado por la ecuación:
Vout = A(vp − vn ) (1)
Donde A es la ganancia de lazo abierto del amplificador. En general, este

valor A, es la ganancia como función de la frecuencia.
Figura 1 Símbolo de un Amplificador
Las características de un circuito amplificador se pueden modificar mediante

la aplicación de retroalimentación, pudiendo alterarse por medio de esta
técnica la ganancia, incrementar el ancho de banda o mejorarse la
estabilidad, entre muchas otras características.
Un ejemplo de retroalimentación es la configuración no inversora mostrada
en la Figura 2. La ganancia del amplificador en lazo abierto es Ao=A,
mientras que la ganancia con el lazo de retroalimentación cerrado se define
mediante la ecuación:
R2
Ac = 1 + (2)
R1
13
Figura 2 Amplificador en configuración no inversora
El diagrama de Bode de magnitud para el amplificador de la Figura 2, se

muestra en la Figura 3. Por definición, el ancho de banda es la frecuencia en
que el amplificador reduce su ganancia máxima en 3dB, y está determinada
por el polo de frecuencia fo de la función de transferencia en lazo abierto. En
el caso de la respuesta en lazo cerrado, el ancho de banda está determinado
por el polo de frecuencia fc de la función de transferencia de lazo cerrado.
Figura 3 Diagrama de Bode de un amplificador
14
Cuando se diseña un amplificador se establece un compromiso entre
ganancia, velocidad y potencia, entre otros parámetros de desempeño. Estos
parámetros la mayoría de las veces presentan demandas contradictorias y,
por esto, deben ser elegidas de acuerdo a la aplicación. Generalmente
velocidad y exactitud son dos de los parámetros más importantes de un
amplificador de alto desempeño, y están relacionados con el tiempo de
establecimiento del amplificador. Para un rápido tiempo de establecimiento,
se requiere frecuencia de ganancia unitaria alta, la cual generalmente se
consigue con amplificadores de un solo polo. En cambio, para lograr un
tiempo de establecimiento preciso en la respuesta se requiere de alta
ganancia, la cual se consigue con amplificadores de múltiples etapas. Sin
embargo, estos requieren esquemas complejos de compensación que
reducen drásticamente el producto ganancia ancho de banda. En tecnologías
modernas CMOS, es difícil cumplir con estos requerimientos de velocidad y
exactitud simultáneamente, debido a las corrientes de fuga, el voltaje de
alimentación reducido y la baja ganancia del transistor.
Vo
Vin
Error = 1 / Ao
Limitación GBW , MP
SR
Limitación
Figura 4 Respuesta al escalón de un amplificador
15
La respuesta típica de un amplificador al escalón se muestra en la Figura 4.
Esta se compone de dos fases: La primera fase está limitada por el slew rate,
mientras que la segunda fase está determinada por el producto ganancia
ancho de banda y el margen de fase. Mientras que la exactitud en el valor
final de la respuesta la determina la ganancia de lazo abierto del
amplificador.
En la literatura[1][2], las especificaciones típicas para un amplificador

orientado al diseño de amplificadores de alto desempeño son:
• Ganancia: 60-90dB
• GBW: 100KHz -100MHz
• Margen de Fase: 60°
2.2 Estabilidad de sistemas Retroalimentados
La estructura general de un amplificador con retroalimentación negativa se

muestra en la Figura 5, donde A(s) es la función de transferencia de circuito
abierto y F(s) es la función de transferencia del bloque de retroalimentación.
Figura 5 Estructura general de un amplificador retroalimentado
16
La función de transferencia de circuito cerrado G(s) está dada por
A( s )
G (s) = (3)
1 + F ( s ) A( s )
Si se asume que F(s) se reduce a una constante a bajas frecuencias, esta

debe tener un valor positivo, a fin que la retroalimentación sea negativa.
A la frecuencia s=jω, la ganancia de circuito resulta:
L = F ( jω) A( jω)) e jΦ(ω) (4)
donde Φ(jω) es el corrimiento de fase entre la salida y la entrada. El

requerimiento necesario y suficiente para que un sistema retroalimentado
sea estable, es que todos los polos de la expresión (3) tengan parte real
negativa. No obstante, es difícil analizar la estabilidad de sistemas complejos
a partir de los polos de circuito cerrado, ya que encontrar los ceros de
1+F(s)A(s) de la función G(S) es un proceso complicado. Una alternativa
consiste en medir el margen de fase (PM) de la ganancia de circuito. De esta
forma se obtiene de forma cuantitativa el grado de estabilidad del
amplificador retroalimentado. De acuerdo con la Figura 6, el margen de fase
se define como PM=arg[L(jω)]-180°, y representa el número de grados de
retraso de fase adicional antes de que el sistema sea inestable. De manera
alternativa, el margen de ganancia (MG) se define como GM=-20 log [L(jω)] y
representa la ganancia (en dB) adicional antes de que el sistema sea
inestable.
Ya se ha mencionado que las características de un amplificador pueden
modificarse mediante la aplicación de retroalimentación negativa. Utilizando
esta técnica, la ganancia resultante puede ser modificada, las señales no
deseadas y las no linealidades se pueden reducir, la estabilidad puede
mejorarse, así como incrementarse el ancho de banda y la velocidad.
17
Figura 6.- Margen de Ganancia y Margen de fase
Sin embargo, no todas las características del amplificador pueden mejorarse

mediante retroalimentación. Así como la ganancia DC y su precisión pueden
ser modificadas mediante retroalimentación, las contribuciones de offset del
amplificador no pueden serlo.
2.3 Estructuras de bajo voltaje

2.3.1 Transistor de Compuerta Casi-Flotante
Una de las técnicas que han sido propuestas para diseñar circuitos que
operen a bajo voltaje de alimentación es aquella que se basa en la utilización
de transistores MOS de compuerta casi-flotante (QFGMOS)[3][4][5]. Como se
muestra en la Figura 7, en un transistor de QFG las entradas están
acopladas a su compuerta mediante capacitores. Mediante una resistencia
de valor muy elevado, el voltaje de compuerta en DC se establece a un
voltaje Vb, el cual es independiente de los niveles de voltaje en DC de las
entradas V1,V2,…VK. El resistor de valor elevado se implementa con un
18
transistor MOS en configuración de diodo inversamente polarizado, como
también se muestra en la Figura 7. De esta manera, se establece un punto
de operación para el transistor, a la vez que previene la existencia de una
carga atrapada en la compuerta, debida esta al proceso de fabricación.
Figura 7 Transistor de MOS de compuerta Casi-Flotante tipo p.
El voltaje AC de la compuerta casi flotante se define mediante la expresión
VG =
sRlarge
( n
∑ CKVK + CGSVS + CGDVD + CGBVB

1 + sRlargeCT 1
) (5)
Donde la capacitancia CT también incluye la capacitancia debida a la

realización de la resistencia de valor alto con un transistor MOS en corte. De
la ecuación (5) se puede observar que el voltaje de VG forma un filtro pasa
altas con frecuencia de corte 1/(2πRlargeCT), cuyo polo puede ser fijado a
frecuencias tan bajas como 1Hz. Por esto, el voltaje en AC en la compuerta
es la suma promediada de los voltajes de entrada, como se describe en la
ecuación (5), y está determinado por la proporción entre los capacitores de
entrada en un rango muy amplio de frecuencias. Para esto, el valor de Rlarge
19
se mantiene lo suficientemente alto para no afectar la respuesta en baja
frecuencia.
Una aplicación con transistores QFG, la cual se muestra en la Figura 8, fue
reportada para el diseño de etapas de salida clase AB [6]. En la Figura 8(a),
se muestra una batería flotante Vbat, la cual utiliza la capacitancia Cbat y una
resistencia de alto valor Rlarge para convertir la compuerta del transistor M2 en
una QFG, como se muestra en la Figura 8(b), así la corriente en el punto de
operación se fija exactamente con una corriente IB.
Figura 8 (a) Etapa de salida AB (b) Realización con QFGMOS
Este tipo de baterías también se ha utilizado para diseñar circuitos con bajo
voltaje de alimentación[7]. Como se muestra en la Figura 9, una batería
flotante con valor Vb≈VDD/2 se conecta en serie con la entrada negativa del
amplificador, mientras que la entrada negativa se conecta a un voltaje de
referencia Vref≈0. La batería causa que el voltaje en el nodo X, se mantenga
en VDD/2 y que a la salida el punto de operación libre de offset se mantenga
en Vout=VDD/2. De este modo el circuito puede operar con un voltaje muy
cercano al requerido por el par diferencial del amplificador (del orden de 0.5-
0.6 V para tecnologías modernas).
20
Figura 9 Batería flotante para operación de amplificador a bajo voltaje
2.3.2 Flipped Voltage Follower.
La Figura 10 muestra el Flipped Voltage Follower (FVF), el cual es un

seguidor de voltaje que ha sido frecuentemente utilizado en aplicaciones de
bajo voltaje[8] [9]. Este circuito es, en esencia, un amplificador cascode con
retroalimentación negativa con una muy baja resistencia de salida
Rout=1/[gm(gmro/2)] (~20-100Ω).
Figura 10 Seguidor de voltaje FVF
21
Su funcionamiento es muy similar al del seguidor de voltaje convencional,
pero la resistencia de degeneración está implementada con el transistor M2.
Este elemento de degeneración posee un lazo de retroalimentación que
mantiene constante la corriente del transistor M1 independientemente de la
corriente de salida. A diferencia del seguidor de voltaje convencional, la
corriente en el nodo de salida, que actúa como sumidero de corriente, está
limitada por la corriente de polarización Ib.
2.3.3 FVF con batería flotante

La principal desventaja del FVF son los rangos limitados de señal de entrada
y de salida Vswing=VT -VDSsat. Esta es una limitación severa tomando en
cuenta que en tecnologías modernas el voltaje de umbral VT se reduce. Por
ejemplo, en el caso de la tecnología CMOS de 90nm VT=0.3V donde
usualmente se diseña con un VDSsat=0.1V, el rango de señal de salida queda
limitado a tan solo 200mV.
Figura 11 FVF Cascode
Una versión modificada de la celda FVF se muestra en la Figura 11. En la

celda FVF cascode se agrega el transistor MC entre la compuerta de M2 y el
drenaje de M1. El punto de operación en el drenaje de M1 queda definido por
22
MC, y su valor es VD1=VG_Mc+ VSG_Mc, el cual puede ser cercano a VDD. Otra
ventaja de introducir el transistor MC es que provee ganancia adicional al lazo
de retroalimentación, lo que resulta en una resistencia de salida aun más
baja, dada por Rout=1/gm(gmro)2.
Sin embargo, el rango de señal de entrada esta limitado a VinDC=VGS1+VDSsat.
Para resolver este problema se propone una variación de la celda FVF, la
cual se muestra en la Figura 12, donde la batería flotante conectada a la
compuerta del transistor M1, el nivel de DC se fija mediante la resistencia de
muy alto valor implementada con el transistor Mrl. De este modo, la batería
flotante permite al voltaje de salida variar de riel a riel.
Figura 12 FVF cascode con batería flotante
2.4 Estructuras para incremento de ganancia

En tecnologías sub-micrométricas, las características transistor MOS tiene un
comportamiento diferente al de tecnologías de canal largo, esto como
resultado de la continua reducción del canal y del voltaje de alimentación.
Debido a esto, la ganancia intrínseca del transistor y el rango de señal de
salida se han ido reduciendo, dificultando el diseño de amplificadores de alta
ganancia utilizando las técnicas tradicionales de diseño.
23
2.4.1 Amplificador cascode
El amplificador cascode, como el mostrado en la Figura 13, se utiliza para
incrementar la resistencia de salida y, por tanto, la ganancia del amplificador
sin degradar el ancho de banda y el margen de fase. Puede obtenerse mayor
ganancia mediante el apilamiento de un mayor número de transistores. Sin
embargo, cada transistor necesita de un voltaje mínimo de drenaje a fuente
VDSsat para mantenerse en saturación, por lo que el requerimiento de voltaje
del circuito se incrementa, restringiendo a su vez que el rango de señal de
salida (swing). Esto es un problema que afecta la linealidad del amplificador,
especialmente en etapas de salida, por lo que debe evitarse el uso de
configuraciones cascode en esos casos.
Figura 13 Configuración cascode
Una solución a este problema consiste en introducir un lazo activo de

retroalimentación en el amplificador cascode convencional, como se muestra
en la Figura 14. Su propósito radica en incrementar la ganancia DC y la
impedancia de salida del amplificador formado por M1 y M2. Si la ganancia
del amplificador auxiliar es lo suficientemente grande, la ganancia del
amplificador será incrementada por un factor A1. Si la frecuencia de ganancia
24
unitaria del amplificador auxiliar se elige en forma adecuada, esta técnica no
tiene un efecto significativo sobre la estabilidad del amplificador[10][11][12].
(a) ( b)
Figura 14 (a) Configuración Cascode regulado (b) Cascode regulado simple.
Las desventajas principales de la implementación en la Figura 14 (b) son:

1) El voltaje de alimentación se incrementa. El voltaje de drenaje a fuente
de M1 se fija al voltaje de compuerta a fuente de M3 VGS3=VTN, donde
VTN es el voltaje de umbral del transistor y VDSast es el voltaje mínimo
de drenaje a fuente para mantener al transistor en saturación. Si Ib2 es
una fuente de corriente cascode, el voltaje de alimentación requerido
por el circuito es VDDmin=2VDSsat+VGS2+VGS3.
2) El rango de señal de salida se reduce. Si Ib2 es una fuente de
corriente cascode el rango de señal de salida está dado por:
Vout_swing=VDD-2VDSsat-VDS2sat-VGS3 .
La Figura 15 muestra un amplificador cascode regulado con batería flotante.
La topología propuesta, a diferencia del amplificador cascode regulado
25
convencional[13], utiliza la estructura QFGMOS, formada por los transistores
M3, Mrl y el capacitor Cb, que actúa como batería flotante. En esta estructura,
la compuerta del transistor M3 está débilmente conectada al voltaje de
polarización Vb a través de Mrl, que actúa como una resistencia casi infinita
(aproximadamente 9 Gohms).
Figura 15 Amplificador cascode regulado con batería flotante
Como resultado, el voltaje de drenaje a fuente VDS1 no depende del voltaje

de compuerta a fuente VGS3. VDS1 se define como VDS1=VDS3-VDS2sat-VTN2.
Debido a esto, el voltaje mínimo en el nodo Vx se reduce en comparación
con el voltaje mínimo VGS3min=VTN requerido por el amplificador cascode
regulado convencional. El voltaje de polarización Vb puede elegirse de
manera que el valor de Vx sea muy próximo a su valor mínimo Vxmin=VDS1sat.
El voltaje mínimo de alimentación requerido por el amplificador corresponde
a la suma de los voltajes requeridos por la fuente de corriente Ib2, el voltaje
de compuerta a fuente de M2 y el voltaje de drenaje a fuente de M1. Si Ib2 es
una fuente de corriente cascode el voltaje mínimo de operación requerido por
el amplificador es VDDmin=VGS2+VDS1sat+2VDSsat. El rango de señal negativo
26
mejora pues M3 se mantiene en saturación aún cuando el voltaje de salida se
mantiene por debajo de VGS3. Si Ib1 es una fuente de corriente cascode, el
rango de señal de salida está dado por Voutswing=VDD-VDS1sat-2VDS2sat-2VDSsat.
Adicionalmente la impedancia de salida Vx es mucho menor que en el
amplificador cascode convencional y puede expresarse mediante la
ecuación:
1 1 (6)
ZVx= ≈
1 1 (A3+1 )g m 2
(A3+1 )g m 2+ +
rds1 rds 2
Donde rds es el inverso de la conductancia de salida del transistor y A3

está dado por
A3= gm 3 rds 3 (7)
La ganancia del amplificador está dada por:
A0=- gm1 gm2 rds1 rds 2 (A3+1 ) (8)
2.4.2 Configuración Autocascode

La Figura 16 muestra la configuración autocascode (composite MOS)[14], la
cual puede ser tratada como un solo transistor con mayor longitud efectiva de
canal y menor conductancia efectiva de salida que la configuración cascode
convencional. El transistor M1 opera en la región de tríodo, mientras que M2
opera en saturación. Si se cumple W2/L2>>W1/L1, m>>1 el circuito se
comporta como un solo transistor, con una conductancia efectiva de salida
gm2/m. El voltaje entre la fuente y el drenaje de M1 es pequeño y no hay una
diferencia apreciable entre el voltaje mínimo de saturación VDSAT de la
estructura autocascode y la de un solo transistor, por esto la estructura
autocascode puede mantenerse operando a bajo voltaje. De esta manera la
27
ventaja que ofrece esta estructura es que su impedancia de salida es similar
a la de una estructura cascode, mientras que el voltaje mínimo de
alimentación que requiere puede aproximarse al voltaje de alimentación
requerido por un solo transistor.
Figura 16 Configuración Autocascode
Esta técnica incrementa la ganancia porque la longitud del canal de la

configuración es L1+L2. En tecnologías CMOS actuales, utilizar longitudes
mínimas de canal no es una buena práctica de diseño debido al mismatch.
Una buena elección de longitud de canal debe ser de 2 a 5 veces Lmin[15].
Esto significa que la configuración autocascode reduce el ancho de banda
del amplificador.
2.4.3 Amplificador Multietapa

La conexión en cascada de etapas de ganancia se utiliza para realizar
amplificadores de alta ganancia con el máximo swing en su nodo de salida.
Conforme el número de etapas aumenta, la velocidad decrece rápidamente y
los esquemas de compensación que garantizan su operación estable son
más complejos. Por eso el número de etapas se ha limitado a un máximo de
dos. Sin embargo en tecnologías modernas CMOS la ganancia obtenida con
dos etapas puede no ser suficiente para algunas aplicaciones.
28
2.5 Compensación en frecuencia
Una parte fundamental del amplificador y su desarrollo es la compensación,
pues esta tiene un gran impacto sobre muchos de sus parámetros de de
desempeño como por ejemplo: slew-rate, GBW, PM, consumo de potencia y
su capacidad para manejar cargas capacitivas y resistivas entre otras.
Además con el desarrollo de nuevas topologías de amplificadores las
técnicas de compensación cambian continuamente, es por esto, que es
necesario desarrollar nuevas estrategias de compensación.
Compensación paralela. Es la técnica más simple de compensación y

consiste en conectar una carga a la salida de la primera etapa del
amplificador. Esta carga puede ser resistiva o capacitiva, o una combinación
de ambas. La finalidad de insertar esta carga es modificar la ubicación de los
polos para transformar su respuesta a la de un sistema de primer orden.
Esta técnica es muy utilizada, sin embargo requiere cargas de valor elevado,
por eso el área y el consumo de potencia se incrementan, mientras que el
producto ganancia ancho de banda se reducen considerablemente[16][17].
Compensación Miller y sus variantes. La compensación Miller es una

técnica propuesta para amplificadores de dos etapas. Utiliza el efecto Miller
para separar el polo en la primera etapa del polo no dominante en la etapa
de salida. Esta separación incrementa el producto de la ganancia con el
ancho de banda (GBW) a expensas de una reducción en el ancho de banda
del amplificador (BW). Un efecto negativo de esta técnica es la generación
de una trayectoria directa a través del capacitor de compensación, lo cual
genera un cero en la función de transferencia del amplificador. Este cero se
localiza en el semiplano derecho del plano complejo (RHP cero) a baja
frecuencia, que ocasiona degradación del margen de fase. En la literatura se
29
han presentado diferentes técnicas para corregir la generación de un RHP
cero de baja frecuencia [18][19][20], que consisten bloquear la trayectoria
directa generada por el capacitor de compensación utilizando resistencias,
buffers en modo corriente y buffers en modo voltaje. Algunos trabajos más
han propuesto aislar la etapa de salida[21][22], utilizando buffers en modo
voltaje o duplicando la etapa de salida con un consiguiente incremento en el
consumo de potencia.
Las compensaciones anidadas, Nested Miller (NMC) y Nested Miller inversa

(RNMC) son la extensión de la compensación Miller simple, para
amplificadores más de dos etapas[23]. Estas técnicas presentan importantes
desventajas: el ancho de banda decrece muy rápidamente,
aproximadamente a un medio para cada una de las etapas. Otro problema es
la creación de un RHP cero que puede requerir mayor consumo de potencia
para reducir su efecto o causar problemas de estabilidad. Distintas
topologías se han propuesto para resolver este problema, entre ellas la
compensación Nested Miller Multilazo (MNMC), la compensación Nested Gm-
C (NGCC), y la compensación Feedforward nested Miller[24][25][26], que
consisten en crear lazos directos para cancelar el RHP cero. Aunque en
estos esquemas la estabilidad mejora, el consumo de potencia se incrementa
sin que se consiga una mejora significativa en el producto ganancia ancho de
banda del amplificador. En estos esquemas de compensación se observan
mejores resultados para la configuración RNMC, esto se debe a que el
capacitor interno no carga la etapa de salida, por lo que el área y el consumo
de potencia se reducen cuando se diseña par un cierto valor de slew-rate.
Debido a esto se han propuesto esquemas que requieren de de un solo
capacitor de compensación [27][28][29][30]. Aunque han reducido el
consumo de potencia, el GBW todavía se reduce a la mitad por cada etapa.
Por otra parte, la ganancia reportada para tres etapas es de
aproximadamente 100dB. En tecnologías actuales en que la ganancia del
30
transistor se ha reducido a menos de 10, es posible que se necesiten más de
tres etapas de ganancia para cumplir el requerimiento de alta ganancia de un
amplificador de alto desempeño.
Compensación no Miller. La técnica de compensación Feed-Forward sin

capacitores (NCFF)[31][32], utiliza lazos directos para crear ceros en el
semiplano izquierdo del plano complejo (LHP ceros). El desplazamiento
positivo de fase debido a los LHP ceros cancela el desplazamiento negativo
de fase debido a los polos no dominantes. Como el polo dominante no es
desplazado a menor frecuencia el amplificador conservará su ancho de
banda. Si hay una cancelación exacta de polos el margen de fase será de
90°. Sin embargo, debido a variaciones de proceso e incluso en operación en
lazo cerrado hay un mismatch en la cancelación de polos. La cancelación
inexacta de polos puede resultar en la generación de dobletes polo-cero que
puede afectar el desempeño del amplificador. Se ha demostrado que la
generación de dobletes polo-cero tiene efecto en el tiempo de
establecimiento del amplificador, que depende de la separación entre el polo
y el cero y la frecuencia a la que sucede el cero[33].
La técnica de compensación indirecta, consiste en conectar el capacitor de

compensación entre la salida del amplificador y un nodo de baja impedancia.
El capacitor de compensación retroalimenta indirectamente una corriente
desde el nodo de salida del amplificador al nodo de salida de la primera
etapa. Con esta técnica se ha conseguido reducir la generación de RHP
ceros a baja frecuencia. Para realizar los nodos de baja impedancia (también
llamados nodos de tierra virtual), se ha propuesto el uso de transistores en
configuración compuerta común[34][35]. Aunque el polo dominante sucede a
la misma frecuencia de la compensación Miller, el polo no dominante sucede
a mayor frecuencia pues se ha reducido la conexión directa entre el nodo
de salida de la primera etapa y el capacitor de compensación. Las
desventajas de esta técnica son: las variaciones en las fuentes de corriente
31
generan un offset en el amplificador. El lazo directo a través del capacitor no
se rompe por completo, debido a la resistencia de entrada de la etapa en
modo común.
Otra propuesta consiste en utilizar transistores en configuración autocascode
como transistores de entrada o como transistores de carga en la primera
etapa[36]. Los nodos de baja impedancia creados por los transistores
autocascode son utilizados para compensar indirectamente el amplificador.
El polo dominante sucede a mayor frecuencia por eso el ancho de banda se
incrementa, sin embargo un LHP cero es creado a menor frecuencia que la
de ganancia unitaria y produce la reducción del margen de fase. Otra
desventaja de utilizar esta configuración es que duplica la longitud del canal,
para tecnologías modernas se recomienda diseñar con longitudes de canal
de 3-5 veces la longitud mínima para reducir los efectos de canal corto, por lo
que también reduce el ancho de banda disponible.
32
Capítulo 3 Propuesta de compensación en nodos
de baja impedancia
La presencia de ceros en el semiplano derecho, debido a la generación de

trayectorias directas a través de los capacitores de compensación, es un
problema que se presenta frecuentemente en compensación de
amplificadores. Algunas técnicas reportadas proponen el uso de nodos de
baja impedancia como una forma de restringir la generación de trayectorias
directas, dado que la trayectoria de la señal está determinada en dirección
del nodo de baja impedancia. Utilizando este concepto, en este capítulo se
proponen algunas técnicas de compensación basadas en nodos de muy baja
impedancia, como una forma para reducir aún más la generación de
trayectorias directas.
3.1 Amplificador Telescópico

El amplificador telescópico es uno de los más utilizados en aplicaciones
donde se requiere de ganancia moderada y alta velocidad, esto sin
incrementar consumo de potencia [37]. Como se muestra en la Figura 17,
en el amplificador telescópico el par diferencial suministra las corrientes de
señal en etapas de compuerta común, donde la conversión de diferencial a
salida única se realiza mediante un espejo de corriente cascode, a fin que su
resistencia sea superior a la obtenida con una etapa diferencial simple. De
esta forma, la resistencia de salida es el paralelo de las resistencias de salida
de las dos estructuras cascode, y puede expresarse mediante la ecuación
ro = gm 2 A rd 2 A rd 2 gm 4 rd 4 rd 4 A (9)
33
Figura 17 Amplificador Telescópico
Así, la ganancia en voltaje diferencial del amplificador puede ser expresada

mediante la ecuación
Adm = g m 2 Ro = g m 2 ( g m 2 A rd 2 A rd 2 g m 4 rd 4 rd 4 A ) (10)
El diagrama de polos del amplificador telescópico se muestra en la Figura 18,

donde el polo de menor frecuencia está determinado por la resistencia y el
capacitor vistos en el nodo de salida. En la gráfica también se muestran otros
polos, los cuales se localizan a mayor frecuencia.
Figura 18 Diagrama de polos del amplificador telescópico
34
Como no hay una separación suficiente entre polos, el segundo polo
P2=gm3A/Cp3A sucede a menor frecuencia que la de ganancia unitaria
fu=gm1/Co. Así, la fase del amplificador decae rápidamente como se muestra
en la Figura 19. La estrategia que se sigue tradicionalmente para compensar
el amplificador telescópico consiste en conectar una carga a la salida del
amplificador, para que el polo de menor frecuencia se desplace hacia el
origen. Sin embargo esta estrategia también reduce el producto ganancia
ancho de banda, degradando el desempeño del amplificador.
Figura 19 Estrategia de compensación por carga.
3.2 Compensación cruzada

Para resolver el problema descrito en la sección anterior se propone la
creación de un lazo de retroalimentación desde nodo de salida del
amplificador hacia un nodo interno de baja impedancia. Como se muestra en
35
Figura 20 Amplificador Telescópico con compensación cruzada
la Figura 20, este lazo se realiza conectando el capacitor de compensación

CC entre el nodo de salida y el de baja impedancia Vx. Este lazo produce una
retroalimentación de corriente desde el nodo de salida que es de alta
impedancia hacia el nodo de baja impedancia interno Vx, con lo que se
restringe la trayectoria directa hacia el nodo de salida.
3.2.1. Analisis de pequeña señal

El modelo de pequeña señal del amplificador telescópico con compensación
cruzada se muestra en la Figura 21.
36
Figura 21 Modelo de Pequeña señal
Las ecuaciones de pequeña señal del modelo mostrado en la Figura 21

están dadas por las expresiones:
⎛1 ⎞
g m1vi + vout ⎜⎜ + sC1 ⎟⎟ + (vout − vx )sCc (11)
⎝ R1 ⎠
vi
g m1 + vout ( g m1 A + sCx ) + (vx − vout ) sCc (12)
2
Donde R1 y C1 son la resistencia y capacitancia en el nodo de salida del

amplificador, mientras que CC es el capacitor de compensación. Resolviendo
las ecuaciones (11) y (12) la función de transferencia puede expresarse
como
vout − g m1 R1{s (CC + 2C x ) + 2 g m1 A } (13)

= 2
vi 2 s R1{C1 (CC + C x ) + CC C x } + 2 s{R1 g m1 A (C1 + CC ) + (CC + C x )} + 2 g m1 A
De la ecuación (13) puede observarse que el amplificador tiene un cero en el

semiplano derecho del plano y dos polos en el semiplano izquierdo dados
por:
2 gm1 A
z1 = − (14)
CC + 2CX
37
−1
p1 = − (15)
R1 (C1 + CC )
g m1 A
p2 = − (16)
(C1 + C X )
De acuerdo a las ecuaciones (14)-(16), la compensación produce en el

semiplano izquierdo un cero que ayuda a mejorar la fase.
3.2.2. Simulaciones
El amplificador telescópico con compensación cruzada, el cual se muestra en
la Figura 20, fue simulado y su respuesta fue comparada con el amplificador
telescópico compensado con carga. Los amplificadores se diseñaron bajo las
mismas condiciones de polarización y para margen de fase de 60°.
En la Figura 22 se muestra la respuesta en AC de los amplificadores, donde
el producto ganancia ancho de banda del amplificador con compensación
cruzada fue de 170 MHz para un capacitor de compensación de 0.5 pF.
Figura 22 Simulación AC. Compensación cruzada para Cc=0.5pF,

Compensación por carga (CNV_C) para Cc=1pF, Sin compensar NC.
38
En cambio, el amplificador compensado por carga tiene un producto
ganancia ancho de banda de 120MHz para un capacitor de carga de 1pF.
También puede observarse que la compensación mediante carga no
modifica la fase y mantiene la fase que le corresponde al amplificador sin
compensar. Por el contrario, en la compensación cruzada la fase se modifica
y, es por eso, que requiere de un capacitor de compensación de menor valor.
Como se muestra en la Figura 23, el amplificador con compensación cruzada
tiene un menor tiempo de establecimiento que el amplificador compensado
por carga. La reducción del tiempo de establecimiento se atribuye a la
reducción del capacitor de compensación, resultado del mejoramiento de
fase de nuestra propuesta de compensación. Un resumen de resultados se
muestra en la Tabla 1.
Figura 23 Respuesta al escalón
39
Proposed CNV
Gain (db) 68 68
GBW(MHz) 170 120
Phase Margin (deg) 60 60
1% Settling time (us) 9.5 12.6
Power compsumtion (µw) 656 656
Supply voltage (v) ±2.5 ±2.5
Cc (pF) 0.5 1
Tabla 1
3.2.3. Resultados Experimentales

Para validar el esquema de compensación, se fabricó un prototipo en la
tecnología ON SEMI de 0.5µm. En la Figura 24 se muestra la microfotografía
del amplificador. La corriente de polarización, Ib se seleccionó de 100µA. Los
transistores NMOS tienen un tamaño de (W/L) de 15µm/0.6µm y los PMOS
80µm/0.6µm. El voltaje de alimentación seleccionado para este circuito fue
de ± 2.5V, mientras el capacitor de compensación fue de 1pF.
Figura 24 Microfotografía del amplificador
En la Figura 25 se muestra la respuesta en frecuencia del amplificador

descrito en la sección 4.2. La ganancia del amplificador fue de 56 dB con
margen de fase de 80° y frecuencia de ganancia unitaria de 6.6 MHz. Esta
40
reducción drástica del producto ancho de banda y el incremento de fase se
atribuyen a la capacitancia de carga con que contribuye el arreglo de
medición.
Figura 25 Respuesta en frecuencia.

En la Figura 26 se muestra la respuesta del circuito a una señal senoidal de
5mV pico-pico de 3.3kHz, donde se muestra la señal de salida del
amplificador con una amplitud de 3 V pico-pico, la cual corresponde a la
ganancia de 56 dB medida en AC.
Figura 26 Respuesta a una señal senoidal
41
3.3 Compensación cascode mejorada
La técnica cascode es muy popular para incrementar la impedancia y la
ganancia del amplificador, como en el caso del amplificador telescópico y el
amplificador folded cascode. Sin embargo, para tecnologías modernas, la
ganancia intrínseca del transistor se ha reducido a menos de 10 y el voltaje
de alimentación se ha reducido a menos de 1 volt, haciendo muy difícil
obtener suficiente ganancia en una sola etapa. Por eso, para diseñar un
amplificador de alta ganancia, se ha utilizado el amplificador cascode
regulado con batería flotante, el cual fue propuesto en la sección 2.4.1. A su
vez, los nodos de muy baja impedancia creados se utilizan para compensar
el amplificador.
3.3.1 Amplificador de alta ganancia de dos etapas

Como se muestra en Figura 27, la primera etapa es un amplificador
telescópico con baterías flotantes que está formado por los transistores Mb,
M1-M8, MGB1-MGB4, Cb y Mrl. Los voltajes de polarización Vbn y Vbp ajustan los
voltajes de las baterías flotantes Vbat, reduciendo el voltaje requerido para
M1-M2 y M5-M6. La segunda etapa consiste de M9-M10, donde el máximo del
swing es obtenido Voutswing=VDD-VDS10sat-VDSsa9. CL es la capacitancia de
carga total que será manejada por el amplificador.
En este trabajo los capacitores de compensación están conectados entre el
nodo de de salida del amplificador de dos etapas y nodos internos de muy
baja impedancia en la primera etapa, también conocida como compensación
cascode. La corriente a través del capacitor de compensación forma un lazo
indirecto de compensación desde el nodo de salida al nodo de salida en la
primera etapa. En la Figura 27, Cc1 y Cc2 son los capacitores de
compensación conectados entre Vout y los nodos de muy baja impedancia
(etiquetados A y C).
42
Figura 27 Amplificador de alta ganancia
3.3.2 Análisis de pequeña señal

La Figura 28 muestra el modelo de pequeña señal del amplificador de dos
etapas de alta ganancia. Debido a que la impedancia en los nodos A y C son
43
(A3+1) veces más baja que en otros amplificadores cascode convencionales,
los nodos de baja impedancia pueden suponerse como nodos de tierra
virtual.
Figura 28 Modelo de pequeña señal
Con esta suposición el modelo de pequeña señal puede dibujarse como en la

Figura 29.
Figura 29 Modelo de pequeña señal simplificado
44
Las ecuaciones de pequeña señal del circuito en la Figura 29 son las
siguientes:
1 (17)
g m1vi+v a( +sC A+g m 3 )-sC C 2 vo
RA
1 (18)
-g m 3va+vb( +sC B )-g m 8vC
RB
1 (19)
vC ( +sC C+g m 8 )-sC C 1vo
RC
1 (20)
g m 2 vb+v o( +sC L+sC C 1+sC C 2 )
RL
Donde Ra, Rb, Rc, RL, CA, CB, CC, CL son las resistencias y capacitancias
entre los nodos A,B,C y la salida. La función de transferencia puede
entonces expresarse como:
vo g m 2 g m10 g m 4 R A RB RL( 1+sC C RC+g m 8 RC )

= (21)
vi s 4 d 4+s 3 d 3+s 2 d 2+sd 1+d 0
Donde los coeficientes de la ecuación (21) pueden expresarse por<.
d 0 ≈ g m 4 g m 8 /R B R L (22)
d 1 ≈ g m 4 g m 8 g m 10 (C C 1 + C C 2 ) (23)
d 2 ≈ g m 4 g m 8 g m10 C B (C C 1 + C C 2 + C L ) + ( g m 8C AC C 1 + g m 4C C C 2 ) g m10 (24)
d 3 ≈ ( g m 4C C + g m 8C A ) (C C 1 + C C 2 + C L )C B (25)
d 4 ≈ C AC B C C (C C 1 + C C 2 + C L ) (26)
45
Como se demostró en el análisis de la Figura 29, el amplificador tiene un
cero en el semiplano izquierdo, dos polos reales y dos polos complejos. El
cero en el semiplano izquierdo se expresa mediante la ecuación (27):
g m8
sz = − (27)
CC
Suponiendo que el pololo dominante es más pequeño que los otros polos,
puede expresarse utilizando la expresión:
d0 1
s p1 = − =− (28)
d1 g m10 RB RL (C 1+CC 2 )
Como puede observarse la ubicación del polo dominante es similar al

obtenido en la compensación Miller convencional. La ubicación de los polos
no dominantes puede expresarse como:
d1 g g (C + CC 2 )
sp2 = − = − m 4 m8 C1 (29)
d2 g m 4C ACC 1 + g m 8CC CC 2
d3 ± d32 − 4d2 d4 g C + g m8CCA g g

s p 3, 4 =− ≈ − m4 C ± m 4 m8 (30)
2d 4 2CACC CACC
Si se selecciona gm4≈gm8, CA≈Cc y CA≈Cc, el cero en el semiplano izquierdo

se localiza cerca del segundo polo. De esta manera los nodos de muy baja
impedancia restringen los lazos directos a través de los capacitores de
compensación CC1 y CC2, incrementando el margen de fase y la velocidad del
amplificador.
46
3.3.3 Simulaciones
El amplificador con la estructura mostrada en la Figura 27 fue simulado con
carga de 45pF. La Figura 30 muestra la simulación en lazo abierto para
magnitud y fase del amplificador propuesto, así como su comparación con las
estructuras de compensación cascode convencional y la compensación
Miller convencional para el caso de un amplificador de dos etapas con
entrada telescópica.
Figura 30 Respuesta en frecuencia del amplificador propuesto

Debido a la reducción de impedancia en los nodos A y C, utilizados en el
esquema de compensación indirecta, se observa menor degradación de
fase cuando se compara con otros esquemas previamente reportados. El
amplificador propuesto presenta una ganancia DC de 129dB, frecuencia de
ganancia unitaria de 22 MHz y margen de fase de 60°.
47
La simulación de la respuesta del amplificador en configuración no inversora
de ganancia unitaria se muestra en la Figura 31. Para la simulación se utilizó
un escalón de 100mV con 1ns de tiempo de subida. El amplificador tiene un
tiempo de subida de 28ns que es 439ns menor que el compensado Miller y
19ns menor que el cascode compensado. Un resumen de resultados se
muestra en la Tabla 2.
Proposed CNV_CAS CNV_Miller

Gain (db) 129 101 101
GBW(MHz) 23 26 2.7
Phase Margin (deg) 60 47 45
1% Settling time (ns) 28 47 467
Power compsumtion (µw) 656 253 253
Supply voltage (v) ±1.65 ±1.65 ±1.65
Cc (pF) 2.5 2.5 45
Tabla 2
48
Para estimar la sensitividad a variaciones de proceso del amplificador
propuesto, simulaciones de tolerancia Monte Carlo se realizaron para 100
muestras, usando el modelo de Pelgrom[38]. Se supuso una variación
máxima de 5% de los capacitores CC1, CC2, y Cb. La Figura 32 muestra un
valor de la media de 22.9 MHz, con una desviación estándar de 189KHz para
el producto ganancia ancho de banda, mientras que se muestra un valor de
la media 60° con desviación estándar menor a 1° para el margen de fase.
Figura 32 Análisis Monte Carlo
3.3.4 Resultados experimentales

Para validar el circuito propuesto, un prototipo en una tecnología de 0,5 µm
On Semiconductors fue fabricado. La microfotografía del amplificador se
muestra en la Figura 33. El área activa del amplificador es 124µm × 217µm.
El circuito fue medido utilizando una fuente dual de alimentación de ± 1.65
Volts y un capacitor de carga de CL=45pF.
49
Figura 33 Microfotografía del amplificador
La respuesta en AC del amplificador fue medido en configuración de lazo

cerrado utilizando un resistor de retroalimentación Rf=560kΩ y un resistor de
entrada Ri=1kΩ, resultando una ganancia de baja frecuencia de Rf/Ri=54dB.
La elección de esta configuración se debe a que el equipo de medición no
permite medir ganancias tan elevadas como las que presenta el amplificador
propuesto. La respuesta en frecuencia del prototipo se muestra en la Figura
34. Como puede verse el valor experimental del producto ganancia ancho de
banda GBW=20 MHz y del margen de fase PM=59° son consistentes con los
resultados esperados.
Figura 34 Respuesta AC
50
La respuesta al escalón también fue medida, y se muestra en la Figura 35,
donde puede observarse un tiempo de establecimiento de 270ns dentro de
una banda de amplitud del 1%, para un escalón de 0.1 Volts. La diferencia
entre simulación y medida en el tiempo de establecimiento se debe al
montaje del circuito para medición y, básicamente, se debe a la dificultad
para desincrustar capacitancias parásitas de los cables, del empaquetado,
PCB, conectores, etc.
Figura 35.- Respuesta al escalón
3.4 Compensación en nodo sumidero de corriente

Como se ha visto en la sección anterior, la retroalimentación de corriente en
nodos de muy baja impedancia, reduce los lazos directos debidos a los
capacitores de compensación. Esta reducción de los lazos directos limita la
creación de ceros en el semiplano derecho, mejorando el desempeño del
amplificador.
En esta sección proponemos una estrategia distinta, la cual consisten en
drenar una corriente en el nodo de salida de la primera etapa. La magnitud
51
de la corriente que será drenada depende del voltaje que aparece en la
salida del amplificador.
Esta estrategia de compensación se muestra en la Figura 36. El capacitor de
compensación CC se conecta entre el nodo de alta impedancia etiquetado
como B y el nodo X de muy baja impedancia que es parte de la celda FVF,
con esto se fija una trayectoria de señal a través del capacitor. La celda
FVF sensa las variaciones de voltaje en el nodo de salida del amplificador y
una corriente que depende de dichas variaciones es drenada del nodo B.
Figura 36 Compensación en sumidero de corriente

(a) Amplificador de dos etapas (b) FVF cascode con batería flotante.
52
3.4.1 Análisis de Pequeña señal
En la Figura 37 se muestra el modelo de pequeña del amplificador
compensado con la celda FVF. Donde la celda FVF se representa con una
fuente de voltaje dependiente de Vout que extrae una corriente del nodo B,
causando un cambio de fase que compensa el amplificador.
Figura 37 Modelo de pequeña señal del amplificador de la Figura 36.
Las ecuaciones de pequeña señal se pueden expresar como sigue

⎛ 1 ⎞
g m1 v i + v1 ⎜⎜ + sC 1 ⎟⎟ − v out SC C (31)
⎝ R1 ⎠
⎛1 ⎞
g m 2v1 + vout ⎜⎜ + sCL ⎟⎟ (32)
⎝ R2 ⎠
Resolviendo las ecuaciones (31) y (32) se obtienen la función de

transferencia que se puede expresar como sigue
− g m1 g m 2 R1 R2
Av = (33)
1 + s( g m 2 R2 R1CC + C1 R1 +C L R2 ) + s 2 (C L CC R1 R2 )
53
De la función de transferencia se observa que hay dos polos que están
dados por
1
p1 = − (34)
g m2 R1 R2CC
gm2
p2 = (35)
CL
De las ecuaciones (34) y (35) se observa que el polo dominante y el polo no

dominantes son los de la compensación Miller. Sin embargo, la trayectoria
directa y la generación del cero se han removido por completo.
3.4.2 Simulaciones
El amplificador en la Figura 36, fue simulado para una carga CL=40pF. La
Figura 38 muestra la respuesta en frecuencia del amplificador propuesto y su
comparación cuando se compensa con un capacitor Miller.
Figura 38 Respuesta en frecuencia del amplificador

compensado con la celda FVF.
54
Figura 39 Respuesta al escalón del amplificador con Compensación en
nodo sumidero de corriente
De la grafica se observa que el amplificador propuesto tiene ganancia de

130dB, GBW=18MHz y margen de fase de 66° para un capacitor de
compensación Cc=8pF. En cambio, para el amplificador Miller, aún con un
capacitor de igual valor al de la carga, el margen de fase es menor a 45°.
También fue realizada una simulación de la respuesta al escalón, y ésta se
muestra en la Figura 39. En ella, se ha determinado el tiempo de
establecimiento para un amplificador en configuración no inversora de
ganancia unitaria. Para este fin se empleó una señal escalón de 100mV de
amplitud pico a pico, con el que se obtuvo una respuesta de 10ns en el
tiempo de subida, mientras que el tiempo de establecimiento fue determinado
en 44ns.
55
Los resultados obtenidos en las simulaciones se resumen en la tabla
siguiente
Proposed CNV_Miller
Gain (db) 129 129
GBW(MHz) 18 2.7
1% Settling time (ns) 28 467
Cc (pF) 8 45
Tabla 3

Un prototipo del amplificador fue fabricado en la tecnología On
Semiconductor CMOS de 0.5 µm para validar los resultados. La
microfotografía del amplificador se muestra en la Figura 40. El área activa del
amplificador es de 260µm×211µm. El amplificador fue medido en
configuración no inversora para ganancia de 56dB, con un capacitor de carga
de valor 40pF. Se utilizó una fuente dual de ±1.65V.
Figura 40 Microfotografía de amplificador compensado con celda FVF.
56
Figura 41.- Grafica experimental de respuesta en frecuencia
En la Figura 42 se muestra la respuesta al escalón del amplificador en

configuración no inversora con ganancia de 56dB. La señal de entrada fue de
4mV pico a pico y frecuencia de 1kHz.
Figura 42 Respuesta al escalón del amplificador compensado con celda

FVF.
57
Capítulo 4 Compensación FeedForward propuesta
Uno de los problemas más importantes a resolver en un amplificador de alto

desempeño es su slew-rate limitado. Una de las formas de superar dicha
limitación en el slew-rate consiste en incrementar la corriente de polarización,
lo que conlleva a un mayor consumo de potencia del amplificador. Una mejor
solución consiste en utilizar un esquema clase AB. Generalmente, los
esquemas clase AB utilizan una rama de réplica de corriente para mejorar el
slew-rate negativo. Sin embargo, esta trayectoria directa también genera un
cero en el semiplano derecho el cual puede ser utilizado para mejorar la
respuesta en frecuencia del amplificador.
Cuando se utilizan lazos directos de compensación para cancelar polos no
dominantes debe cuidarse el mismatch, pues la cancelación inexacta de
polos modifica el tiempo de establecimiento del amplificador y puede llevar a
una reducción en su desempeño.
En este capítulo se presenta un amplificador clase AB, en el que el efecto
del cero creado se utiliza favorablemente para mejorar la respuesta del
amplificador. También se propone un amplificador de alta ganancia de dos
etapas, el cual utiliza transistores de compuerta casi flotante para
implementar la técnica de compensación feedforward. Como el amplificador
no requiere de una etapa adicional para generar un lazo directo de
compensación, el mismatch en la cancelación del polo se reduce.
4.1 Compensación en amplificador clase AB

En la Figura 43 se muestra un amplificador AB de dos etapas con entrada
telescópica[39]. El transistor de salida M8 se transforma en un elemento de
amplificación activo, agregando una rama de réplica de corriente formada por
M5, M6 y M6A.
58
Figura 43 Amplificador de dos etapas clase AB.
En este esquema, el transistor M6, requiere un voltaje

VTriode=VSS+VGS+VDSsat=VGS+2VDSsat, donde VDSsat=VGS-VTH, este voltaje lo
genera M6B. La relación W/L de M6B es ¼ la de M6 y M6A y, de este modo , se
genera el voltaje 2VDSsat, fijando así el voltaje Vtriode requerido. Este voltaje
Vtriode deja, en el punto de operación, un voltaje de drenaje a fuente VDSsat
para M6A. Debido a esto, M6A opera en la frontera entre las regiones de
saturación y tríodo. Por esto, un incremento en la corriente Ia resulta en un
incremento en el voltaje de compuerta a fuente de M6, y una reducción en el
voltaje de drenaje a fuente de M6A llevándolo a la región de tríodo. Esto
produce un incremento grande en el voltaje en el nodo Vx, y genera a su vez
un gran incremento de corriente en el transistor M8. De esta manera el slew
59
rate mejora, y es comparable al valor positivo del slew rate . Además, la rama
de réplica forma un lazo directo hacia la salida del amplificador generando un
cero en el semiplano izquierdo que puede ser utilizado para incrementar el
margen de fase del amplificador.
Figura 44 Modelo de pequeña señal del amplificador de dos etapas clase

AB.
4.1.1 Modelo de pequeña Señal

En la Figura 44 se muestra el modelo de pequeña señal correspondiente al
amplificador clase AB de la Figura 43. Las ecuaciones de pequeña señal del
modelo se pueden expresar como:
⎛1 ⎞
g m1vi + v1 ⎜⎜ + sC1 ⎟⎟ + (v1 − vout )sCC (36)
⎝ R1 ⎠
⎛ 1 ⎞
gm2 v1 + vo⎜⎜ + sC 2 ⎟⎟ + (vo − v1 ) sCc − gmfvi (37)
⎝ R2 ⎠
60
Resolviendo las ecuaciones (36) y (37) la función de transferencia puede
expresarse mediante
vo R2 R1 g m1 g m 2 + g mf + sR2 R1(g mf C1 + g mf CC + g m1CC )

= (38)
vi s 2 d 2+sd1+d 0
Donde los coeficientes en el denominador de la ecuación (38) pueden

expresarse por
d0 ≈ 1 (39)
d1 ≈ R2 (C 2 + CC ) + g m 2 R1 R2 CC + R1 (C1 + CC ) (40)
d 2 ≈ R1 R2 (C1C 2 + C1C C + C C C 2 ) (41)
Suponiendo que hay un polo dominante tal que se cumple |p1|<<|p2|
1
p1 ≈ − (42)
g m 2 R1 R2 CC
1
p2 ≈ − (43)
g m 2 R1 R2 CC
Resolviendo para el numerador de la ecuación (38) la expresión para el cero

se puede expresar mediante
g m1 g m 2 R1 − g mf
z1 ≈ − (44)
R1 ( g m1CC + g mf C1 + g mf CC )
Igualando las ecuaciones (43) y (44) puede obtenerse el valor de gmf que
cancela el polo no dominante
61
g m1 (C L + Cc )
g mf ≈ − (45)
CC + C1 )
4.1.2 Simulaciones
En la Figura 45 se muestra la simulación en lazo abierto de magnitud y fase
del amplificador AB y su comparación con un amplificador Miller
convencional. Las simulaciones se realizaron para un capacitor de carga
CL=20p. De la Figura 45 se observa mayor GBW, también se observa un
mayor ancho de banda, pero esto se debe a que el amplificador clase AB
requiere de un capacitor de compensación de menor valor.
Figura 45.- Respuesta en frecuencia.
En la Figura 46 se muestra la simulación de la respuesta de los

amplificadores en configuración no inversora de ganancia unitaria para un
pulso cuadrado de 100mV pico a pico y amplitud de 400u. De la Figura 46 se
62
observa una marcada simetría para el slew rate positivo y negativo. En la
Tabla 4 se resumen los resultados de las simulaciones.
Proposed CNV_Miller
Gain (db) 101 101
GBW(MHz) 38.7 8
Cc (pF) 3.5 20
Tabla 4

La medición experimental de la respuesta al escalón se muestra en la Figura
47. La medición se realizó con el amplificador en configuración de seguidor
de voltaje de ganancia unitaria. El voltaje de entrada es un pulso de 600mV y
63
frecuencia de 200kHz. El capacitor de carga fue de 30pF. Como puede
observarse la respuesta del amplificador AB, mejora considerablemente el
slew-rate negativo de acuerdo a lo esperado.
Figura 47.- Respuesta al escalón [39] (a) Convencional (b) AB con replica de
rama de corriente
4.2 Compensación Feed-Forward propuesta

En la Figura 48 se muestra el amplificador de dos etapas, la primera etapa
es el amplificador telescópico descrito en la sección 4.3.1. La segunda etapa
está formada por los transistores M9-M10, Mb y MQFG1-MQFG2, donde el rango
de señal de salida es Voutswing=VDD-3VDSsat, cuando Vb1 y Vb2 se fijan a
VSS+VDSsat+VTN. CL es la capacitancia total que será manejada por el
amplificador.
En el esquema de compensación que se propone, el lazo directo de
compensación se produce conectando la entrada diferencial de la entrada a
la entrada diferencial en la segunda etapa a través de los transistores de
compuerta casi-flotante MQFG1 y MQFG2. Como la etapa de salida actúa como
segunda etapa de amplificación y como transconductancia del lazo directo
de compensación no se requiere de una etapa adicional ni consumo de
64
potencia extra. Debido a esto no hay variación entre la transconductancia
del lazo directo y la transconductancia de la etapa de salida y como la
cancelación del polo dominante solo depende de las capacitancias acopladas
a los transistores de compuerta flotante hay una reducción de mismatch en la
cancelación del polo por el cero.
Figura 48 Compensación Feedforward basada en QFGs
65
La ganancia del amplificador está dada por:
AVT = − g m1 g m 4 rds 1rds 4 ( Av 3 + 1).g mQF 2 rdsQF 2 (46)
El voltaje AC diferencial en la segunda etapa está dada por:
sRl arg e ⎧ ⎛ vi + vi − ⎞ ⎫
⎨CQ1 (v1 − 0 ) + CQ 2 ⎜
VG FG 1 − VG FG 2 = − ⎟⎬ (47)
1 + sRl arg e CT ⎩ ⎝ 2 2 ⎠⎭
Debido a la resistencia de valor elevado Rlarge aún a baja frecuencia puede

simplificarse como sigue:
VG FG 1 − VG FG 2 =
1
[C Q1v1 + C Q 2 vi ] (48)
CT
Donde CQ1, CQ2 son las capacitancias acopladas a la compuerta en los

transistores de compuerta flotante.
4.2.1. Análisis de pequeña señal

En la Figura 49 se muestra el esquema de compensación y su modelo de
pequeña señal. La etapa de entrada está representada por la
transconductancia gm1 y el resistor R1 en paralelo con el capacitor C1. La
etapa de salida está formada por gm2, el resistor R2 y el capacitor C2. Como
la segunda etapa del amplificador también actúa como bloque de
compensación |gm2|=|-gm3|. Las ecuaciones del modelo de pequeña señal de
la Figura 49 (b) son:
⎛1 ⎞
g m1vi + v1 ⎜⎜ + sC1 ⎟⎟ (49)
⎝ R1 ⎠
66
⎛ 1 ⎞ (50)
g m 2W1 + vout ⎜⎜ + sC 2 ⎟⎟ − g m 2W2
⎝ R2 ⎠
(a)
(b)
Figura 49 (a) Esquema de compensación (b) Modelo de pequeña señal
Donde R1, R2, C1,C2 son las resistencias y capacitancias vistas en el nodo v1
y en la salida. W1 y W2 son los voltajes AC promediados de entrada en la
segunda etapa que están dados por
1
W1 = CQ v1 (51)
CT 1
67
1 (52)
W2 = CQ v
CT 2
Después de resolver las ecuaciones (49)-(50), la función de transferencia de

lazo abierto está dada por
vo ⎛ g m 2 R2 (CQ1 R1 g m1 + CQ 2 + CQ1 + s C1 R1CQ 2 + CQ 2 ) ⎞ (53)

=⎜ ⎟⎟
vi ⎜⎝ ( sC1 R1 + 1)( sC2 R2 + 1) ⎠
Como puede verse de la ecuación (53) el amplificador tiene un cero y dos

polos dados por
CQ1 g m1
z1 = − (54)
CQ 2C1
⎛ 1 ⎞ (55)
p1 = − ⎜⎜ ⎟⎟
⎝ R1C1 ⎠
⎛ 1 ⎞ (56)
p2 = − ⎜⎜ ⎟⎟
⎝ R2C2 ⎠
Si C1=C01+CQ1, C01=Cgd8+Cgd4 y CQ1>>C01, la expresión para el cero de (54)

puede aproximarse como:
gm1
z1 ≈ − (57)
CQ 2
La ecuación (57) muestra que la localización del LHP cero depende

solamente de gm1 y CQ2. Esto comprueba que las variaciones entre gm2 y gm3
68
no tienen efecto en la generación del cero. Debido a esto el mismatch entre
el polo y el cero se reduce y el desempeño del amplificador mejora.
4.2.2. Simulaciones
El amplificador de dos etapas mostrado en la Figura 48 fue simulado con un
capacitor de carga de 3pF. La Figura 50 muestra la simulación AC de
magnitud y fase del amplificador propuesto y su comparación con otras
estructuras de compensación feedforward previamente reportados [31][32].
Debido a la reducción de mismatch en la cancelación del polo con el cero, se
observa una menor reducción de fase. El amplificador presenta ganancia de
110dB, frecuencia de ganancia unitaria de 42MHz y margen de fase de 86°.
La respuesta al escalón del amplificador en configuración no inversora se
muestra en la Figura 51. Se utilizó un escalón de entrada de 100mV pico a
pico con 1ns de tiempo de subida. El tiempo de establecimiento fue de 19ns.
Para estimar la sensibilidad del amplificador a variaciones de proceso, se
realizaron simulaciones Monte Carlo, el ancho y voltaje de umbral fueron
variados para tres desviaciones estándar. Un resumen de resultados se
muestra en la tabla Tabla 5
69
Figura 50 Respuesta AC del amplificador CNV_1 [31], CNV_2 [32]
70
CNV_1 CNV_2
Proposed [31] [32]
Gain (db) 110 81 85
GBW(MHz) 42 35 28
Phase Margin (deg) 88 86 84
1% Settling time (ns) 19 19 20
Power compsumtion (mw) 2.15 1.97 2.03
Supply voltage (V) ±1.65 ±1.65 ±1.65
Tabla 5
La Figura 52 muestra la distribución del margen para una muestra de 100

iteraciones durante un análisis de Montecarlo. Un valor promedio de 88.5° se
obtuvo con una desviación estándar menor a 1°. Este resultado muestra que
las variaciones de proceso no comprometen la estabilidad del amplificador.
Figura 52 Distribución del Margen de Fase
4.2.3. Resultados experimentales

Para validar el amplificador propuesto, se fabricó un prototipo en la
tecnología CMOS ON SEMI de 0.5µm a través de MOSIS. La
71
microfotografía del prototipo se muestra en la Figura 53. El área activa del
amplificador es de 160µm×160µm.
Figura 53 Microfotografía del amplificador con compensación feedforward.

El circuito fue medido en lazo cerrado utilizando un resistor de
retroalimentación Rf=360KΩ y un resistor de entrada de Ri=1KΩ que resulta
en una ganancia de Rf / Ri=36 dB. El valor del capacitor de carga fue CL =
5pF.
La respuesta en Ac se muestra en la Figura 54. Como puede observarse en
la Figura, fue medido un GBW=18MHz y un margen de fase PM=86°. Los
resultados obtenidos son consistentes con los valores esperados, tomando
en cuenta que el amplificador fue medido con una carga extra de 3pF que se
atribuye al montaje de prueba.
72
Figura 54 Respuesta en frecuencia de magnitud y fase
La Figura 55 muestra la respuesta al escalón del amplificador en
configuración no inversora de ganancia unitaria. La señal de entrada fue de
1V pico a pico de amplitud y frecuencia de 5 KHz. Como era de esperarse la
señal de salida medida, muestra la forma típica de un sistema
sobrecompensado.
73
Capítulo 5 Otras técnicas de compensación
En este capítulo se presentan dos propuestas de compensación que no
fueron medidas experimentalmente, solo se presentan simulaciones post-
layout. En la primera de las propuestas se presenta un amplificador AB con
compensación cascode, donde las trayectorias directas debidas a los
capacitores de compensación, se compensan con el incremento de corriente
negativa en la salida del amplificador. En la segunda propuesta se presenta
un amplificador con compensación autocascode en donde el peaking se
reduce al desplazar el cero en el semiplano izquierdo a mayor frecuencia que
la del polo dominante.
5.1 Amplificador clase AB con Compensación Cascode.

En esta propuesta la celda FVF se utiliza para crear un lazo directo y
compensar el slew-rate negativo del amplificador y a la vez cancelar las
trayectorias directas debidas a la compensación cascode.
En el amplificador que se muestra en la Figura 56, el nodo de baja
impedancia de la celda FVF fija un voltaje de operación en la compuerta de
M9 que depende de las variaciones de voltaje en el nodo etiquetado com B
que es la salida en la primera etapa del amplificador. El cambio de voltaje en
la compuerta de M9 también modifica su corriente de drenaje, por lo que el
slew-rate negativo mejora. Este incremento de corriente en M9 cancela la las
trayectorias directas a través de los capacitores de compensación CC1, dando
como resultado un incremento en la fase del amplificador.
74
Figura 56 Amplificador AB con Compensación Cascode
5.2 Simulaciones
En la Figura 57 se muestra la simulación de la respuesta en AC de magnitud
y fase del amplificador y esta se compara con la del amplificador descrito
previamente en la sección 3.3. Los amplificadores fueron simulados para el
mismo capacitor de compensación CC1=2.5pF y para un capacitor de carga
CL=45pF. Como puede observarse en la misma Figura 57, la magnitud y el
75
GBW no muestran un cambio significativo. En cambio para el amplificador
propuesto el margen de fase mejora y tiene un valor PM=68°.
Figura 57 Respuesta AC de Amplficador AB con compensación cascode.
La respuesta a un pulso cuadrado también fue caracterizada, y ésta se

muestra en la Figura 58, Para un pulso de entrada de 100mV pico a pico de
amplitud y frecuencia de 1.25MHz, la respuesta del amplificador propuesto
muestra slew-rate positivo y negativo simétricos, a diferencia del amplificador
A que tiene un slew-rate negativo muy limitado. El resumen de resultados se
presenta en la Tabla 6.
76
Figura 58 Respuesta al Escalón
Proposed C_Cas. Sec 3.3

Gain (db) 129 129
GBW(MHz) 23 23
Supply voltage (V) ±1.65 ±1.65
Tabla 6
5.3 Compensación Autocascode

En la compensación autocascode convencional, un cero en el semiplano
izquierdo sucede a menor frecuencia que la de dos polos complejos no
dominantes. Este arreglo del cero con los polos tiende a reducir muy rápido
el margen de fase. Para resolver este problema se propone el amplificador
77
que se muestra en la Figura 59, donde la resistencia de entrada del
transistor M2C que está en configuración de compuerta común, se agrega al
lazo indirecto de retroalimentación de corriente ic. De este modo el cero del
semiplano izquierdo se desplaza a mayor frecuencia, dando como resultado
una reducción significativa del peaking.
Figura 59 Compensación autocascode en amplificador telescópico
5.2.1. Simulaciones
La simulación de la respuesta en AC de magnitud y fase del amplificador
propuesto se muestra en la Figura 60. Los amplificadores fueron simulados
para un capacitor de compensación CC=5pF y para un capacitor de carga
78
con un valor CL=20pF. Como puede observarse, la variación en su
respuesta de magnitud, respecto a la que se presenta en la compensación
convencional cerca de la frecuencia de ganancia unitaria, se ha reducido y,
debido a esto, el margen de fase del amplificador propuesto alcanza 54°.
Figura 60 Respuesta en AC del amplificador propuesto
La respuesta a un pulso de 100mV pico a pico de amplitud y frecuencia de

1.25 MHz se muestra en la Figura 61, como puede observarse el tiempo de
establecimiento del amplificador propuesto no mejora. Esto puede deberse a
que el cero no se ha desplazado lo suficiente y la fase todavía disminuye de
manera abrupta. En la tabla Tabla 7 se presenta un resumen de resultados.
79
Figura 61 Respuesta al escalón.
Proposed CNV
Gain (db) 114 114
GBW(MHz) 31 31
Power compsumtion (uw) 244 244
Supply voltage (V) ±1.65 ±1.65
Tabla 7
80
Capítulo 6 Conclusiones y Trabajo Futuro
En esta tesis, el problema de diseñar amplificadores con alta ganancia y

rápido tiempo de establecimiento se ha discutido. Dado que las
características del transistor en tecnologías modernas CMOS, dificultan el
diseño de este tipo de amplificadores, se han abordado los métodos de
diseño de los mismos desde una perspectiva diferente.
Con el voltaje de alimentación reducido, la conexión vertical de transistores
para obtener mayor ganancia tiene un uso limitado. Por tanto, la técnica
cascode regulado, frecuentemente utilizada para incrementar la ganancia de
las etapas de ganancia en circuitos analógicos, ha sido descartada por
requerir un voltaje de alimentación mayor y reducir el rango de señal de
salida, además de que la ganancia obtenida del amplificador podría no ser
suficiente para muchas aplicaciones. Por otra parte, en la técnica de etapas
múltiples, la cual consiste en conectar en cascada un número de etapas de
amplificación, conforme el número de etapas aumenta, la velocidad se
reduce muy rápido y los esquemas de compensación requeridos para
garantizar su operación estable son muy complejos.
En este trabajo, se propuso una estrategia para incrementar la ganancia del
amplificador basada en el diseño de baterías flotantes con transistores de
compuerta casi-flotante. Con esta estrategia de diseño se consigue reducir
el voltaje de alimentación e incrementar el rango de señal de salida del
amplificador cascode. Utilizando este concepto se diseño un amplificador de
dos etapas que opera a bajo voltaje, con muy alta ganancia y con el mayor
rango de salida.
Por otra parte, el presente trabajo se ha enfocado principalmente al
desarrollo de nuevas técnicas de compensación en frecuencia, resultando
esto en la propuesta de algunas alternativas respecto a las técnicas
tradicionales.
81
La primera de las técnicas propuestas, la cual consiste en diseñar nodos de
muy baja impedancia para definir una trayectoria para el lazo de
compensación. De esta forma, se consigue restringir trayectorias no
deseadas que pueden reducir el desempeño del amplificador. Las
propuestas presentadas para esta técnica de compensación mostraron
mejoras en la fase y el tiempo de establecimiento del amplificador.
Una segunda técnica de compensación consiste en diseñar lazos de
compensación feedforward para crear un cero en el semiplano izquierdo que
cancele el polo no dominante. En una primera propuesta, la rama de réplica
de corriente de un amplificador AB forma un lazo de feedforward el cual
puede utilizarse para mejorar la fase del amplificador e, incluso, se puede
utilizar para cancelar polo dominante, aunque esto conlleva un ligero
aumento en el costo de energía, reflejándose en perdida de eficiencia. En
comparación con el amplificador A, el amplificador AB mostró mayor ancho
de banda, menor tiempo de establecimiento y slew-rate negativo comparable
al slew-rate positivo.
Una segunda propuesta consiste en utilizar transistores de compuerta casi-
flotante para realizar el lazo de feedforward. El amplificador propuesto no
requiere de consumo de potencia extra y el mismatch en la cancelación del
polo dominante por el cero se reduce, esto debido a que la segunda etapa
actúa también como el bloque de compensación.
Finalmente, se presentaron dos propuestas de compensación de las cuales
aùn no se han obtenido resultados experimentales. En la primera de estas, la
celda FVF se utiliza para crear un lazo directo de compensación, el cual
convierte la respuesta de un amplificador a una respuesta de clase AB, al
mismo tiempo cancela las trayectorias directas residuales de la
compensación cascode. Esto resulta en el mejoramiento de la fase y un
incremento en slew-rate negativo.
La segunda propuesta consiste en modificar el lazo de compensación
autocascode a fin de mejorar la respuesta del amplificador. Las simulaciones
82
realizadas a la estructura diseñada mostraron que, siguiendo esta estrategia,
se puede atenúa el efecto de peaking en la respuesta transitoria del
amplificador, además de alcanzar un margen de fase mayor a 50 grados.
Sin embargo, la respuesta al escalón todavía muestra aún sobretiros que
indican que el cero del semiplano izquierdo aún no ha sido desplazado lo
suficiente para atenuar el efecto de peaking por completo.
De las propuestas presentadas en este trabajo de investigación queda claro
que, mediante la utilización del concepto de nodo de baja impedancia, se
hace posible el desarrollo nuevas estrategias de compensación, en donde,
definiendo las trayectorias de los lazos de utilizados para compensar, es
posible el desarrollo de amplificadores de un mejor desempeño. En el caso
de la compensación feedforward, el concepto de nodo de suma hace posible
crear lazos directos y establecer ceros en el semiplano derecho y usarlos
favorablemente para mejorar los parámetros del amplificador.
83
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88
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Power Efficient Class AB Op-Amps with High

and Symmetrical Slew Rate
Jesus Aguado-Ruiz, Antonio Lopez-Martin, Senior Member, IEEE, Javier Lopez-Lemus
and Jaime Ramirez-Angulo, Fellow, IEEE.
 ratio of the maximum output current to the total op-amp static

Abstract— Various Class AB two stage op-amps with high and current (including that of circuitry added to achieve class AB
approximately symmetrical slew rate and very simple operation), i.e., CE=Ioutmax/IQtotal. One scheme reported in [7]
architecture are introduced. A current replicating branch with and illustrated in Fig. 1b achieves class AB operation with
scaled down transistors in combination with adaptive loads is
very small additional hardware. It includes a large resistive
used to implement a push-pull output stage with maximum
output current several times higher than the bias current. Post element Rlarge (implemented with a minimum size diode
layout simulation and measurement results are presented and connected transistor) and a small capacitor Cbat. This
verify a 400-500% slew rate and 80-100% GB enhancement with combination operates as a floating battery that transfers AC
only 5% additional quiescent power dissipation and 20% silicon variations taking place at the gate of MoP to the gate of MoN.
area increase. The output stage operates as a push-pull amplifier and
provides dynamic class AB operation with large positive and
Index Terms— CMOS analog integrated circuits, operational
amplifiers, symmetrical slew rate, class AB operation. negative output currents. This does not increase power
dissipation or supply requirements but operates only for
I. INTRODUCTION dynamic changes with frequencies f>1/(2πRlargeCbat).
In this paper, two-stage op-amps with mostly symmetrical
slew rate are presented. They achieve class AB operation also
V ERY efficient schemes have been reported to achieve high
symmetrical slew rate in single stage op-amps [1]-[3]. A
drawback of single stage op-amps based on this technique is
for static input signals and have been fabricated in a prototype
test chip. The proposed topologies are described in section II.
Then, sections III and IV deal with simulation and
that only relatively low open loop gain Aol is possible since
experimental results, respectively. Finally, some conclusions
inclusion of output cascoding transistors to increase the output
are drawn. An Appendix is included describing in detail the
resistance Rout (and thus Aol) would seriously limit the
AC performance of the proposed approach.
maximum output current and the slew rate enhancement
factor. The conventional class A two-stage Miller-
II. CLASS AB TWO STAGE OP-AMPS PROPOSED
compensated op-amp (Fig. 1a) is characterized by a highly
asymmetrical slew rate with large positive slew rate and much A. Op-Amp with Current Replication Branch
lower negative slew rate given by SR=2IB/CL where IB is the As a first step to achieve class AB operation, the output
bias current. This low negative slew rate is due to the fact that transistor MoN can be transformed into an active amplifying
the output NMOS transistor (MoN) acts as a DC current source device by simply adding a (scaled down) current replicating
with value 2IB. Slew rate can only be increased in class A op- branch formed by M2R and MoNR as shown in Fig. 1c (square).
amps by increasing IB (and consequently the static power This transfers current variations Ia in M1-M2 to the output
dissipation). Many class AB two stage op-amps have been transistor MoN and increases the maximum positive output
reported [4]-[6] to avoid this limitation. Most of them feature current by 2IB (achieved when MoN turns off).
relatively modest effective slew rate improvement and require The maximum negative current is still limited to a value 2IB
additional complex circuitry, and/or non-negligible additional (when MoP turns off). The current replicating branch does not
static power dissipation, or increased supply requirements. require additional compensation since the only node with gain
This decreases their Current Efficiency, defined here as the in the current replicating branch is from the gate to the drain
of MoN, and at high frequencies Miller compensation (with Cc
Manuscript received September 10, 2012. This work was supported by the
and Rc) causes MoP to behave as low-impedance diode-
Spanish Ministerio de Economía y Competitividad under grant TEC2010- connected load. This reduces the gain (and Miller effect)
21563-C02-01. between the gate of MoN (node Vx) and the op-amp’s output
Jesus Aguado-Ruiz and Antonio J. Lopez-Martin are with the Department of
Electrical and Electronic Engineering, Public University of Navarra, Campus
terminal to approximately a unity value and prevents Miller
Arrosadia E-31006 Pamplona, Spain (e-mail: {jesus.aguado, antonio.lopez} multiplication by a large factor on node Vx (which is a low
@unavarra.es). impedance node) at high frequencies. The current replicating
Javier Lopez-Lemus and Jaime Ramirez-Angulo is with the Klipsch School of branch has negligible dimensions (transistors downscaled by a
Electrical Engineering, New Mexico State University, Las Cruces, NM
88003-0001 USA (e-mail: jlemus@inaoep.mx, jramirez@nmsu.edu). factor 5) reducing area and static power consumption.
Vy
M2 M2P MoP M2 M2P MoP M2R M2 M2P MoP
x1 x1 x2 x1 x1 x2 x1 x1 x2
Cc Cc x0.2 Cc
Rc Rc Rc
0.2Ia Ia Ib Vout
Vout Vout
M1 M1P M1 M1P M1 M1P

x1 x1 Vin- x1 x1 Vin+ Vin- x1 x1 Vin+
Vin- Vin+
2IB
Cbat 2Ia
2IB 2IB 2IB
V’y
MB MoN MB MoN MoNR MB MoN
x2 x2 x2 x2 x2
x2 Rlarge x0.2
Vx
Vbn Vbn Vbn
(a) (b) (c)
M2Ptriode
M2R M2triode VbR MoP M2R M2triode M2Ptriode MoP
x0.2 x1 x1 X1.8 x0.2 x1 x1 X1.8
M2P
M2 M2P M2 VbR
x1 x1 x1 x1
Cc b Cc
b
0.2Ia a Ia Ib 0.2Ia a Ia Ib
Rc Rc
Vout Vout
M1 M1P M1 M1P
Vin- x1 x1 Vin+ Vin- x1 x1 Vin+
2IB 2IB
MoNR MB MoN MoNR MB MoN
x2 X1.8 x0.2 x2 X1.8
x0.2
Vbn Vbn
(d) (e)
Fig. 1. (a) Conventional two stage Miller op-amp (b) Free class AB op-amp (c) Push pull op-amp with current replication branch M2R, MoNR (d) Class AB
two stage op-amp with current replicating branch using adaptive load II at the input stage (e) Class AB two stage op-amp with current replicating branch using
adaptive load I at the input stage.
In order to achieve large negative output currents (and twice the VDS,sat and thus its VGS is the required Vbtriode. This
correspondingly large negative slew rate), nonlinear adaptive Vbtriode leaves a quiescent drain-source voltage for MoNtriode
loads can be used similar to the technique introduced in [8] with value VDSsat which causes MoNtriode to operate (under static
and also reported in [2] and [10]. This modification is conditions) at the boundary between the triode and saturation
discussed next. regions, as M2triode-M2Ptriode in Fig. 1d and Fig. 1e. An increase
in current Ia leads to an increase in the gate source voltage of
B. Class AB Two Stage Op-Amp Using Adaptive Loads
MoNR, and a decrease in the drain-source voltage of MoNtriode
Starting from the circuit of Fig. 1a, class AB operation can which brings this transistor into triode region, generating,
be achieved by including an adaptive load at the input stage. consequently, a large voltage increase at node Vx and
Two different alternatives are shown in Fig. 1d and Fig. 1c, correspondingly large output currents in transistor M oN. Then,
which will be named adaptive load type I and type II, the negative slew rate is improved and approximately equal to
respectively. In both cases, the adaptive loads exploit the large positive slew rate.
variation of output resistance of transistors M2triode-M2Ptriode The circuit of Fig. 2 is denoted as “operational amplifier
between triode and saturation regions. Bias voltage VbR sets with current replicating branch and adaptive load” here. Note
these transistors at the boundary between triode and saturation from the analysis in the Appendix that the use of two gain
regions in quiescent conditions. With both schemes, a current branches in the proposed topologies is not harmful in terms of
increase in Ia or Ib causes transistors M2triode or M2Ptriode to go in stability of the AC response, but in fact it is beneficial. The
triode mode and to develop large drain source voltages. These current replicating branch helps compensating the current
changes cause large variations at nodes a and b which lead to through the Miller capacitor just as in other multipath Miller
large currents in the output transistors MoP and, thanks to the zero cancellation schemes.
current replicating branch, MoN.
The performance of these circuits is similar to that of the
circuit of Fig. 2b. In this case, the adaptive load has been
M2R M2 MoP
included directly in the current replicating branch, leading to x0.2 x1
M2P
x1 Cc x2
Rc
extremely large negative output currents. The circuit is based 0.2Ia Ia Ib
on a modification of the diode-connected load in the current M1 M1P
Vout
0.2IB Vin- x1 x1 Vin+
replicating branch by adding a transistor MoNtriode between the MoNR
x0.2
Vbtriode
MBtriode 2IB
gate of MoNR and the lower supply rail. A bias voltage with x0.25
Vbtriode
MoNtriode MB MoN
x2 x2
x0.2 Vx
value Vbtriode=VSS+VGS+VDSsat= VTH+2VDSsat is required at the Vbn
gate of MoNR, where VDSsat =VGS-VTH is the minimum VDS

voltage to operate in saturation. To generate it, the circuit of (a) (b)
Fig. 2a is used. It is a diode-connected transistor MBtriode with Fig. 2. (a)Vbtriode circuit generator and (b) Class AB two stage op-amp with
W/L equal to ¼ that of MONtriode and MoNR so that it achieve current replicating branch using and adaptive load.
III. SIMULATION RESULTS 1.5

x 10
-3
(a) Conventional OPAMP 1.5

-3
x 10
(b) Current Replicating Branch
with Adaptive Load
1 1
Output Current (A)
Output Current (A)

Transient post-layout simulations have been made with the 0.5 0.5
operational amplifiers configured in unity-gain closed loop as 0 0
voltage followers, and results are shown in Fig. 3. The figure -0.5 -0.5
compares simulations of the current in the load capacitor of -1 -1
-1.5 -1.5
the conventional class A op-amp of Fig. 1a with the class AB 1.5 2 2.5
Time (s)
3
x 10
3.5
-6
1.5 2
Time (s)
2.5 3
x 10
3.5
-6
op-amp of Fig. 2, and both class AB op-amps with adaptive 1.5

x 10
-3 (c) Current Replicating Branch and
Adaptive Load at the input Type I 1.5
-3
x 10
(d) Current Replicating Branch and
Adaptive Load at the input Type II
loads at the input stage of Fig. 1d and Fig. 1e. The unitary 1 1
Output Current (A)
Output Current (A)

transistor dimensions are (W/L)N=50/1 and (W/L)P=140/1. 0.5 0.5
0 0
IB=100µA, CL=30pF, VDD=1.65V, VSS=-1.65V, Rc=2kOhm, -0.5 -0.5
Cc=10pF and Vbiastriode=VSS+1.25V. The Miller compensation -1 -1
net is the same in all of the four circuits. -1.5

1.5 2 2.5 3 3.5
-1.5
1.5 2 2.5 3 3.5
Time (s) -6 Time (s) -6
It can be seen that, while the conventional opamp works in x 10 x 10
Fig. 3. Output current transient responses for (a) the conventional operational
class A, class AB performance is achieved in the three amplifier, (b) the operational amplifier with current replicating branch and
proposed topologies getting negative output currents much adaptive load, (c) the operational amplifier with adaptive load type I at the
larger than IB and approximately of the same order than the input stage and current replicating branch, and (d) the operational amplifier
positive output current. This result confirms the improvement with adaptive load type II at the input stage and current replicating branch.
in negative slew rate achieved with these topologies. 80
(a)
Fig. 4 and Fig. 5 compare the open loop magnitude and (b)
phase responses of the circuits of Fig. 1a, Fig. 1d, Fig. 1e and 60
(c)
(d)
Fig. 2. It can be seen that the four schemes have similar DC
open loop gains of approximately 70 dB; note that the Magnitude (dB)
40
proposed circuits improve the GB and phase margin as

20
compared to the conventional class A opamp. This is due to a 0dB
negative zero introduced in the frequency response by the

0
additional gain path to the output provided by the extra current
replicating branch. This behavior will be justified in Appendix -20
A at the end of the document. 10MHz
-40 2 3 4 5 6 7 8
10 10 10 10 10 10 10
IV. MEASUREMENT RESULTS Frequency (Hz)
The following experimental results have been obtained by
testing a prototype chip (Fig. 6) containing the conventional Fig. 4. Open loop magnitude frequency response for the four circuits under
test and detail of the interest zone centered at 10MHz: (a) Conventional
class A two stage op-amp (square D in Fig. 6, 110µm x 250 operational amplifier, (b) Operational amplifier with current replicating
µm) and the three proposed class AB two stage op-amps: the branch and adaptive load, (c) Operational amplifier with adaptive load type I
one with adaptive load in the current replicating branch (Fig. 2 at the input stage and current replicating branch, and (d) Operational amplifier
and square C in Fig. 6, 122µm x 275µm), and the two schemes with adaptive load type II at the input stage and current replicating branch.
with adaptive load at the input stage (Fig. 1d and Fig. 1e and
squares B and A in Fig. 6, 115µm x 297µm). The circuits have 0
(a)
been biased with ±1.65 V power supplies and 100µA of bias -20 (b)
(c)
unitary current. -40 (d)
Fig. 7 shows the measured transient pulse response of the -60

Phase Margin (º)
90º
four fabricated circuits working as voltage followers with -80

unity gain. The input is a pulse between 600mV and -200mV -100
and the frequency is 200kHz (so, the pulse width is 2.5µs). -120
Load capacitance was 30 pF. It can be seen that the class AB
-140
operation of the three proposed circuits improves significantly
-160
the negative slew rate behavior, as the simulations predicted.
-180 10MHz
Table I summarizes the main measurement results of the
-200 0
four circuits under test. Note the improvement in terms of 10 10
1
10
2
10
3
10
4
10
5
10
6
10
7
10
8
Frequency (Hz)
negative slew rate of the proposed circuits, which is between 4
and 5 times larger than the conventional class A op-amp.
Fig. 5. Open loop phase frequency response for the four circuits under test
Consequently, almost symmetrical performance is achieved, and detail of the interest zone centered at 10MHz: (a) Conventional
specially with the topology with adaptive load in the current operational amplifier, (b) Operational amplifier with current replicating
replicating branch which has 22V/µs of positive slew rate and branch and adaptive load, (c) Operational amplifier with adaptive load type I
at the input stage and current replicating branch, and (d) Operational amplifier
24V/µs of negative slew rate.
with adaptive load type II at the input stage and current replicating branch.
Table I also shows the improvement in terms of GB and PM circuitry. Measurement results show that the inclusion of
(see appendix A). Adaptive loads at the input stage improve adaptive loads in the current replicating branch instead of the
the performance in terms of CMRR and PSRR but slightly input stage is advantageous in terms of offset.
degrade offset. This is due to the inclusion of additional
circuitry in the first stage of the operational amplifier which APPENDIX A: AC ANALYSIS
may harm the symmetry of the circuit introducing some Fig. 8 shows the small signal model for the class AB op-
mismatch. Comparison with other techniques is also provided amps with current replicating branch. Node labeled by V1 is
in Table I. Although comparison is difficult since different the output of the first stage. C1 and R1 are the parasitic
loads are employed in each work, note that our approach capacitance and resistance of this node, respectively. They are
presents good SR and GB and improved phase margin. C1=CgsoP+Cdb1P+Cdb2P and R1=rds1P||rds2P. Node labeled Vout
The common mode input range (CMIR) is almost the same corresponds to the output node. C2 and R2 are the capacitance
for all the topologies in this work. It could be extended to rail and resistance associated to this node, respectively. They are
to rail operation using Floating Gate (FG) techniques [11]. A C2= CdboP +CdboN +CL and R2=rdsoP||rdsoN ||RL. Note that they
FGMOS input version of a previous class AB op-amp with include the load capacitance and resistance if any,
current replicating branch design was fabricated in a previous respectively. The path through the replica bias branch has
prototype chip and rail-to-rail operation was verified been represented by the voltage controlled current source
experimentally. gmfvin, where
(1)
The proposed schemes, besides providing power-efficient
class AB operation, implement a multipath Miller zero
cancellation scheme [12-13]. Straightforward analysis leads to
a transfer function with two negative real zeros (z1 and z2) and
three negative real poles (p1, p2 and p3). The poles are the
same as the conventional Miller amplifier with lead
Fig. 6. Prototype test chip microscopic photograph. compensation resistance Rc. They are:
(a) Conventional OPAMP (b) Current Replicating Branch

(2)
0.8 0.8
with Adaptive Load
0.6 0.6 Pole is the dominant pole at node V1 generated by Miller
0.4 0.4
capacitance , where is the gain of
0.2 0.2
V
0 0
the second stage, and by output resistance of first stage .
-0.2 -0.2 Pole is a high frequency pole which by design (properly
-0.4
0 1 2
Time (s)
3 4
-6
-0.4
0 1 2
Time (s)
3
-6
4 choosing Cc) is usually set at 2GB approximately. Pole p3 is at
x 10 x 10
(c) Current Replicating Branch (d) Current Replicating Branch

very high frequency and its effect is negligible.
0.8 0.8
0.6
with Adaptive Load at the Input Type I
0.6
with Adaptive Load at the Input Type II The additional path to the output in our proposal modifies
0.4 0.4 the location of the LHP created by Rc-Cc, which becomes:
0.2 0.2 - -
V
0 0
(3)
[ ( )] ( - ) ( - )
-0.2 -0.2
-0.4
0 1 2 3 4
-0.4
0 1 2 3 4 The approximation is made assuming C1<<Cc and Rc<<R1.
Time (s) x 10
-6 Time (s) x 10
-6
Fig. 7. Experimental transient response for (a) the conventional operational

Note that if gmf=0, the conventional zero location results, as
amplifier, (b) the operational amplifier with current replicating branch and expected. In our case, from (1), gmf=gm1, and (3) results in:
adaptive load, (c) the operational amplifier with adaptive load type I at the (4)
input stage and current replicating branch, and (d) the operational amplifier
with adaptive load type II at the input stage and current replicating branch. Becoming a high-frequency zero with negligible influence.
V1 Vout Note that in theory Rc is not required, as with Rc=0, z1 goes to -
∞. In fact, Rc is not used in multipath Miller zero cancellation
C1 R1 C2 R2 gmfVin
Rc Cc methods [12] as the extra path allows cancelling the RHP zero
gm1Vin created by Cc. The additional path to the output also creates a
gm2V1
new zero:
Fig. 8. Small signal model of class AB Op-amps with replica bias branch ( - ) ( - )
- - (5)
V. CONCLUSIONS
Where again the approximation is made with the same
Various schemes of power efficient class AB two stage op- assumptions as in (3). Note again that if gmf=0, the zero
amps using a current replication branch and adaptive loads vanishes as expected. In our case, with gmf=gm1, (5) becomes
have been introduced and experimentally tested. They achieve -
approximately symmetrical and high slew rate with very small (6)
additional static power dissipation and small additional
Note that the LHP zero z2 is higher than pole p2 and allows rate and power efficiency,” IEEE Journal of Solid State Circuits, Vol.
40, no. 5, pp. 1068-1077, May 2005
increasing the unity-gain frequency without phase margin
[3] J.A. Galan, A.J. Lopez-Martin, R.G. Carvajal, J. Ramirez-Angulo, C.
reduction, in a similar way as the LHP zero created by Rubia, “Super Class AB OTAs with Adaptive Biasing and Dynamic
conventional phase lead compensation. Output Current Scaling,” IEEE Transactions on Circuits and Systems I,
As mentioned in previous sections, the replica branch is vol. 54, no.3, .pp. 449-457, Mar. 2007.
downscaled by a factor 5. This factor does not affect the poles [4] W Sansen. Class AB and Driver Amplifiers. In: Sansen, W. Analog
and zeros as long as gmf=gm1 (i.e. gm2R/gm2=2gm2oNTriode/gmoN) Design Essentials. 1 ed. Springer, pp. 337-362, 2006.
st
[5] C.K. Chava and J. Silva-Martinez, “A Frequency Compensation Scheme

and as long as the pole at node (gate of MoNtriode in Fig. for LDO Voltage Regulators,” IEEE Transactions on Circuits and
1d) will remain at frequencies . Systems I, vol. 51, no. 6, pp. 1041-1050, Jun. 2004,
Note from (1) that gmf is chosen to be gm1 by design. Process [6] D. M. Monticelli, “A quad CMOS single-supply op-amp with rail-to rail
output swing,” IEEE J. Solid-State Circuits, vol. SC-21, no. 6, pp. 1026–
and temperature variations have little effect since from (1) gmf 1034, Jun. 1986.
is gm1 scaled by the ratios of two current mirrors. It is well [7] K. J. De Langen and J. H. Huising, “Compact low-voltage power-
known that current mirror ratios are highly insensitive to efficient operational amplifier cells for VLSI,” IEEE J. Solid-State
temperature and process variations, enforcing that gmf=gm1. Circuits, vol. 33, no. 10, pp. 1482–1496, Oct. 1998.
However, they could have some sensitivity to geometric and [8] J. Ramirez-Angulo, R. G. Carvajal, A. Lopez-Martin, and Juan A.
parametric mismatch in the current mirror transistors, Galan, “A free but efficient class AB two-stage operational amplifier,”
IEEE Transactions on Circuits and Systems II, vol. 53, no. 7, pp. 568-
provoking slight deviations of gmf from gm1. The effect in the 571, Jul. 2006.
circuit is described below: [9] J. Ramírez-Angulo, “A novel Slew-Rate Enhancement Technique for
1) Effect in DC gain. The influence of gmf in DC gain is One Stage Operational Amplifiers,” in Proc. Midwest Symposium on
Circuits and Systems, Ames Iowa, Aug. 11-13 1996
negligible as this additional path goes directly from the
[10] F. You, S. H. K. Embabi, and E. Sanchez-Sinencio, “Low-voltage
input to the output of the two-stage amplifier, leading to a Class-AB buffers with quiescent current control,” IEEE J. Solid-State
voltage gain much smaller than the gain of the two Circuits, vol. 33, no. 6, pp. 915–920, May 1998
cascaded stages. The DC gain of the amplifier is [11] J. Ramírez-Angulo, R.G. Carvajal, J. Tombs and A. Torralba, “Low-
Adc=gm1gm2R1R2+gmfR2 so changes in gmf have little effect. voltage CMOS op-amp with rail-to-rail input and output signal swing for
continuous-time signal processing using multiple-input floating-gate
2) Effect in the location of poles and zeros: note from (2) that transistors,” IEEE Transactions on Circuits and Systems II, vol. 48, no.
poles are not influenced by gmf. However, from (3),(5) a 1, pp. 111-117, Jan. 2001.
small deviation in gmf could slightly modify the location of [12] R. Eschauzier and J. Huijsing, Frequency Compensation Techniques for
Low-Power Operational Amplifiers. Kluwer, Norwell, MA, 1995.
the zeros. Zero z1 would still be at high frequency
[13] G. Palumbo and S. Pennisi, “Design methodology and advances in
(assuming small or zero Rc), but to control the influence of Nested Miller Compensation,” IEEE Transactions on Circuits and
z2 in the phase margin, proper layout techniques should be Systems, vol. 49, no. 7, pp. 893-903, Jul. 2002.
used to minimize such mismatch. [14] S. Sakurai, S.R.Zarabadi and M. Ismail, “Folded-cascode CMOS
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[2] A. J. López-Martín , S. Baswa , J. Ramirez-Angulo, and R. G. Carvajal,
“Low-voltage Super Class AB CMOS OTA cells with very high slew
TABLE I
SUMMARY OF MEASUREMENT RESULTS AND COMPARISON WITH OTHER WORKS
Conventional CRB&Adaptive Adaptive Load Adaptive Load

Parameter [6] [14] [15]
Fig. 1a Load-Fig. 2 Input I – Fig. 1d Input II- Fig. 1e
Supply (V) 3.3 3.3 3.3 3.3 4.75 10 3
Power(mW) 1.32 1.38 1.36 1.36 1.6 12.5 2.1
SR- (V/us) 4 22 16 19 2.1 30 74
SR+ (V/us) 22 24 24 24 1.45 11.1 90
Offset (mV) 1.5 0.2 4.3 2.4 1 4.8 0.1
A0 (dB) 68 68 75 70 72 66 94
GB (MHz) 10.9 21.8 17.3 21.2 1.5 10 54
PM (º) 70 73 78 77 N/A 47 61
CMRR (dB) 78 75 88 89 85 67 43-58
PSRR+(dB) 72 78 80 78 85 78 81-106
PSRR- (dB) 70 75 81 77 95 74 77-97
THD @100KHz (dB) -56 -54 -55 -53 -80 N/A -46
CMIR (V) -1 to Vdd -1 to Vdd -0.95 to Vdd -0.95 to Vdd -0.3 to 3.1 -4.6 to 3.1 rail to rail
RADIOENGINEERING, VOL. 18, NO. 1, JUNE 2013 11
High Gain Amplifier with Enhanced

Cascoded Compensation
Javier Lemus-Lopez1 , Alejandro Diaz-Sanchez1 , Jaime Ramirez-Angulo2 , Carlos Muńiz-Montero3
José Miguel Rocha-Pérez1 , Luis A. Sánchez-Gaspariano3
1 National Institute for Astrophysics, Optics and Electronics, Luis E. Erro 1. Tonantzintla, Puebla, México
2 Klipsch School of Electrical and Computer Engineering, New Mexico State University. Las Cruces, NM, USA.
3 Universidad Politécnica de Puebla, Cholula, Puebla, México
adiazsan@inaoep.mx, jlemusl@inaoep.mx,
Abstract. design of high gain amplifiers using cascade or multistage

structures harder. Cascode amplifiers have been commonly
In deep submicron technologies, MOS transistor behavior
used for high frequency applications, because they have a
becomes significantly different because of channel length re-
single parasitic pole. Despite multiple cascoding allows ad-
duction and the shrinking of power supplies. In fact, the
ditional gain enhancement, cascode transistor require a min-
intrinsic gain and the signal headroom have decreased, hin-
imum drain to source voltage, which increases power sup-
dering the design of high gain amplifiers by traditional gain
ply requirement and limits the output swing. In the case of
enhancement techniques. In this paper, a two-stage ampli-
cascade multistage amplifier, they increases the overall am-
fier based on a novel gain enhancement technique, which
plifier gain and allows to achieve maximum signal swing at
uses regulated cascode amplifier with floating battery, is pre-
the output node, but a low frequency pole is introduced in
sented. In addition, the use of very low impedance nodes for
each stage, which produces a negative phase shift and de-
indirect compensation results in a higher settling time, re-
grades the phase margin. Therefore, frequency compensa-
spect of conventional compensation schemes. The proposed
tion network is required to guarantee the closed-loop stabil-
amplifier was simulated in ON SEMI 0.5 µm CMOS tech-
ity of multistage amplifiers [3, 4]. Regulated cascode stages
nology for a 45 pF capacitor with a ±1.65V V power sup-
(also called gain-boosted stages) [5], which use local feed-
ply. Experimental measurements for a prototype fabricated,
back to increase output resistance and gain of cascode am-
show a closed loop gain greater than 50 dB and 60o phase
plifier without compromising stability, have been also pro-
margin for a 45 pF load capacitor.
posed. However, power supply requirement increases when
the output swing decreases, as in the case of simple cas-
code structures. The mentioned power supply requirement
Keywords becomes a serious problem for processes below to 0.18 µm,
where the headroom voltage has been reduced dramatically.
CMOS cascode amplifier, Low-voltage, Frequency On the other hand, conventional design techniques for high-
compensation. gain cascade amplifiers have to be replaced for a multistage
amplifier approach. However, the cascading of more than
two stages requires complex phase compensation schemes
[6]. In addition, due to the reduction of the transistor in-
1. Introduction trinsic gain, the overall gain for two-stages could be not
The amplifier is one of the most important functional enough for many applications [7]. In this paper a two-stage
blocks for analog signal processing. They are widely used amplifier, which uses a modified regulated cascode ampli-
as a basic block toward the design of many complex func- fier for the first stage in order to achieve a high gain ampli-
tions, such as converters, high order filters, signal amplifiers, fier, is proposed. This proposed high-gain amplifier allows
analog to digital (A/D) and digital to analog (D/A) convert- a lower minimum operating voltage, besides the generation
ers, among many others. The performance of an amplifier of a very-low impedance node which is used to implement
is always related to some established characteristics, such as an scheme of indirect compensation, which reduce the phase
gain, gain-bandwidth product and phase margin [1]. In deep margin degradation caused by right-hand plane zero (RHP
submicron technologies, when the MOS transistor size is re- zero), and improves the settling-time of the conventional cas-
duced, power supply, intrinsic gain (gm ro ) and signal swing code amplifier.
decrease. At the same time, because the threshold voltage
is not decreasing in the same proportion as power supply,
the headroom in analog circuitry is limited [2], making the
12 A. SURNAME, C. SECONDNAME, EXEMPLARY DOCUMENT FOR THE PAPER IN RADIOENGINEERING
2. Low Voltage Gain-Boosted A0 = −gm1 gm2 rds1 rds2 (A3 + 1). (3)
Amplifier 3. High-Gain two Stage Amplifier
As shown in Fig. 1, the proposed topology for the am-
plifier, unlike conventional gain-boosted telescopic ampli- Figure 2 illustrates the high-gain two-stage amplifier.
fier, uses the quasi-floating gate structure [8], formed by The first stage of the proposed amplifier is a Floating Bat-
transistors M3 and Mrl , and the capacitor Cb , which acts as a tery Gain-Boosted Telescopic Amplifier (FBGBTA), which
floating battery. In that structure, the gate of transistor M3 is is formed by transistors Mb , M1 -M8 , MGB1 -MGB4 , Cb and
weakly connected to the bias voltage Vb through Mrl , which Mrl . The bias voltages Vbn and Vbp adjust the floating bat-
act as a quasi-infinite resistance (about 9 Gohms). tery Vbat , and relax the voltage required for M1 -M2 and M5 -
M6 . The second stage consists of M9 -M10 , where the maxi-
mum of the output swing is obtained Voutswing =VDD -VDS10sat -
VDS9sat . CL is the total load capacitance to be driven by the
amplifier. In this work, compensation capacitor is connected,
between the output node of two-stage amplifier and an inter-
nal low impedance node in the first gain stage, also known
as cascode compensation scheme [3, 4]. The current through
the capacitor forms an indirect feedback current from the
output node to the output in the first stage. In Fig. 2, CC1 and
CC2 are the compensation capacitors connected between Vout
and the low impedance nodes (labeled as A and C).Transistor
aspect ratios are shown in Table 1.
Fig. 1. Floating Battery gain-boosted Telescopic Amplifier

(FBGBTA).
As a result, drain to source voltage VDS1 of M1 is not

dependent on the gate to source voltage VGS3 of M3 . VDS1
is then determined by VDS1 =VDS3 -VDS2sat -VT N2 , where VDS3
is the drain to source voltage of M3 , VT N is the transistor
threshold voltage and VDSsat is the minimum drain to source
voltage required to maintain a transistor in saturation. Be-
cause of this, the minimum voltage at node Vx is reduced in
comparison to the minimum voltage VGS3min =VT N3 required
by the conventional gain-boosted telescopic amplifier. The
bias voltage Vb can be chosen such that to the value of Vx
will be close to its minimum Vxmin = VDS1sat . The minimum
supply voltage requirements of the amplifier correspond to
the sum of the supply voltage requirements of the current
source Ib2 , the gate to source voltage of M2 and de drain
to source voltage of M1 . If Ib2 is a cascode current source,
the minimum supply voltage required for the circuit opera-
min =V
tion is VDD GS2 +VDS1sat + 2VDSsat . The range of negative
output signal swing increases, because M3 stills remains in
saturation when the output voltage is below VGS3 . If Ib1 is a
cascode current source, the amplifier output swing is given
by Voutswing =VDD -VDS1sat -VDS2sat − 2VDSsat . Additionally, the
output impedance at node Vx is much lower than in the con-
ventional cascode amplifier, and it can be expressed as Fig. 2. Floating Battery Gain-Boosted Two-Stage Amplifier.
1 1 Transistor W(µm) L(µm)
ZV x = 1 1
≈ . (1)
(A3 + 1)gm2 + rds1 + rds2 (A3 + 1)gm2 M1-M4 30 0.6
M5-M8 157.5 0.6
Where rds is the inverse of the transistor output con- MGB1-MGB2 60 0.6
ductance and A3 is given by MGB3-MGB4 126 0.6
MRl 1.5 0.6
A3 = gm3 rds3 . (2) MB,M9 62.4 0.6
M10 315 0.6
The DC gain of the amplifier is given by
Tab. 1. Transistor’s aspect ratios.
4. Open-loop Small signal analysis The coefficients of the denominator in equation (8) can
be expressed by
Figure 3 show the small signal model of a high-gain d0 ≈ gm4 gm8 /RB RL (9)
two stage amplifier. Because the impedance at nodes A and
C are A3 +1 times lower than other conventional differential d1 ≈ gm4 gm8 gm10 (CC1 +CC2 ) (10)
cascode amplifier, the low impedance nodes can be assumed d2 ≈ gm4 gm8CB (CC1 +CC2 +CL )
to be virtual grounds[3]. The small signal model of the am- +(gm8CACC1 + gm4CC +C2 )gm10 (11)
plifier can be drawn as is shown at Fig. 4. d3 ≈ (gm4CC + gm8CA )(CC1 +CC2 +CL )CB (12)
d4 ≈ CCACBCC (CC1 +CC2 +CL ) (13)
As we seen in the analysis of Fig. 4, the high-gain two stage

amplifier has a zero in the LHP, and two real and two com-
plex poles
The LHP zero is shown as the equation (14)
gm8
sz ≈ − (14)
CC
The dominant real pole is assumed smaller than the
other poles, it is given by
d0 1
s p1 ≈ − =− (15)
d1 gm10 RB RL (CC1 +CC2 )
Fig. 3. Small signal model of the Two-Stage Amplifier.
The dominant pole is the same as that of the conven-
tional Miller compensation. The value of the non dominant
poles could be expressed as
d1 gm4 gm8 (CC1 +CC2 )
s p2 ≈ − =− (16)
d2 (gm4CACC1 + gm8CCCC2 )
q
−d3 ± d32 − 4d2 d4
s p2,4 ≈
2d4
r
gm4CC + gm8CA gm4 gm8
≈− ± − (17)
2CCACC CCACC
As g4 ≈gm8 , CC1 =CC2 and CA ≈CC , the LHP zero is near

to the second pole. Therefore, the low impedance nodes re-
Fig. 4. Reduced Small signal model of the Two-Stage Amplifier. strain the feedforward paths thorough the compensation ca-
The small signal equations of the circuit shown at Fig. 4 are pacitors CC1 and CC2 , an allows a phase margin increase and
as follow a faster settling time.
1
gm1 vi + va ( + sCA + gm3 ) − sCc2 vo (4)
RA
1
−gm3 va + vb ( + sCB ) − gm8 vc (5) 5. Simulated and Experimental
1 RB
vc ( + sCC + gm8 ) − sCC1 vo (6) Results
RC 1
gm2 vb + vo ( + sCL + sCC1 + sCC2 ) (7) A two-stage amplifier, using the structure shown in
RL Fig. 2, was simulated using HSPICE and BSIM4.6 level 49
Were RA , RB , RC , RL , CA , CB , CC , CL are the resistances model, for a 0.5 µm ON SEMI CMOS technology. The load
and capacitances seen at nodes A, B, C and output. The capacitor used in the simulations was 45 pF. Figure 5 shows
transfer function can be expressed as: the simulated input-output DC transfer characteristics for se-
lected values of gain, where no variations of an offset 3.7 µV
were found. Figure 6 shows the open loop simulation of
vo gm2 gm10 gm4 RA RB RL (1 + sCC RC + gm8 RC ) magnitude and phase of the proposed compensated cascode
= (8)
vi s4 d4 + s3 d3 + s2 d2 + sd1 + d0 amplifier, and its comparison with other cascode conven-
tional compensated structure [9] and the conventional Miller
compensated two-stage with telescopic input stage amplifier.

Because of the impedance reduction at nodes A and C, used
in the indirect compensation scheme, a lower degradation is
observed in the phase margin when compared with other pre-
viously reported amplifiers.The proposed amplifier presents
a DC gain of 129 dB, unity-gain frequency of 22 MHz and
phase margin of 60o .
Fig. 7. Settling time simulation results.
To estimate the sensitivity to process variation of the

proposed amplifier. Tolerances, Monte Carlo simulations
for 100 samples, using the Pelgrom’s model [10], were per-
formed. Maximum variations of 5% were assumed for ca-
pacitors CC1 , CC2 and Cb . Figure 8 shows a mean value of
22.9 MHz, with a standard deviation of less than 189 KHz,
for the gain bandwidth product, while a mean value of 60o
with a standard deviation lower than 1o for the phase margin
is also shown.
Fig. 5. Input Output DC transfer characteristic for a) 74dB Gain,
b)60dB Gain, c)54.9dB and d)40dB
Fig. 8. Phase Margin Montecarlo simulation
A summary of simulations results is shown in Table 2.

For all the simulations, a dual power supply of VDD = ±1.65
V, bias current of Ib = 50 µA were used. The values of the
Fig. 6. Frequency response of Proposed, Conventional Cascode and used capacitors were Cb = 1 pF, CC = 2.5 pF, CL = 45 pF.
conventional Miller two stage amplifiers with CL =45pF.
FBGBTA CNV-CAS CNV-MILLER
Gain (dB) 129 101 101
GBW (MHz) 23 26 2.7
The transient simulation of the step response for the non- Phase Margin (Deg) 60 47 45
inverting unity gain amplifiers are shown in Fig. 7. An input 1% Settling time (ns) 28 47 467
Power Consumption (µW) 675 253 253
step of 100 mV with 1 ns rise time was used for transient Supply Voltage (V) ±1.65 ±1.65 ±1.65
simulations. The proposed amplifier has a settling-time of Cc (pF) 2.5 2.5 45
28 ns which is 439 ns lower than the compensated Miller Chip area (mm2 ) 0.0269 0.0197 0.0661
and 19 ns lower than the compensated conventional cascode. Tab. 2. Simulation results.
To validate the proposed circuit, a prototype was fab-

ricated in ON Semiconductor 0.5 µm CMOS technology
through MOSIS. Fig. 9 shows the circuit photomicrograph.
The amplifier active area is of 124 µm x 217 µm. The cir-
cuit was measured with CL =45 pF load capacitor. The mea-
sured closed-loop configuration, by using a feedback resistor
R f =560 KΩ and input resistor Ri =1 KΩ, leads to a lower
frequency gain of R f /Ri =54 dB. The prototype measured
frequency response is shown in Fig. 6. As can be seen, a
GBW=20 MHz and phase margin PM=59o , which are con-
sistent with expected results, were achieved. A dual power Figure 11. Experimental step response for a noninverting unity-gain
supply of ±1.65 V was used. configuration.
6. Conclusion
In this article, a novel Low Voltage Two Stage High
Gain Amplifier was realized. The proposed floating bat-
tery gain- boosted cascode amplifier, enhance the low fre-
quency gain and reduce power supply requirements. The low
impedance nodes created in the first stage were used for in-
direct frequency compensation. Since this nodes are (A3 +1)
times lower than other cascade compensation techniques, the
LHP zero is placed near to the non dominant pole, whereas
that the RHP zero is pushed to higher frequency, which al-
lows a phase margin increasing, and a reduction in the set-
Fig. 9. Photomicrograph. tling time. From Montecarlo simulations, it can be noticed
that the high gain amplifier is not greatly affected by process
variation, which effect is not affecting the amplifier stability.
The step response was also measured and is shown in Experimental results of the two stage amplifier fabricated in
Fig. 11, were it can be observed a settling time of 270 ns, ON Semi 0.5 µm, demonstrate both fast settling time and
for an input step of 0.1 V with a settle band at 1% of ampli- improved stability of the proposed high gain amplifier.
tude. The difference between simulations and measurements
of the settling time, are basically due to the measurement
setup because in a transient, it is not possible to perform the
de-embeding of parasitic capacitances, as for example, wire Acknowledgements
bonding, package, PCB, connectors, which was estimated in This work was supported by a CONACYT Research
the order of 40pF. Fund with the project code SEP-2008-106269. The authors
would also to thank to Ignacio Juarez for its helping in the
prototype microphotography.
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Carlos MUŃIZ-MONTERO He received the B.S. degree
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Circuits, 1989, vol. 24, no. 5, pp. 1433–1440. Jose Miguel ROCHA PEREZ He received the B.S. degree
in electronics from the Universidad Autónoma de Puebla,
Puebla, in 1986 and the M.Sc. and Ph.D. degrees from the
About Authors. . . INAOE, Puebla, in 1991 and 1999, respectively. In 2002,
He was a Visiting Researcher in the Department of Elec-
trical Engineering, Texas AM University, and CINVESTAV
Javier LEMUS-LÓPEZ received the B.Sc. degree and the
Guadalajara in 2003. In 2004 he worked as design engi-
M.Sc degree in electronics from the Universidad Autonoma
neer in Freescale Semiconductor, México. He is currently
de Puebla, México in 2004 and 2007 respectively. He is
working at INAOE in the Electronics Department. His cur-
currently working at the National Institute for Research on
rent research interests are on the design of integrated circuits
Astrophysics Optics Electronics (INAOE) toward his Ph.D.
for communications and IC implementation of digital algo-
degree. His current research activities are focused on high
rithms.
performance amplifier design and offset compensation.
Luis A. SÁNCHEZ-GASPARIANO was born in Puebla,
Alejandro DÍAZ-SÁNCHEZ received the B.E. from the
Mexico in 1978. He received the PhD degree on the subject
Madero Technical Institute and the M.Sc. from the National
of high efficiency Power Amplifiers for RF applications from
Institute for Astrophysics, Optics and Electronics, both in
the Instituto Nacional de Astrofı́sica, Óptica y Electrónica
México, and the Ph.D. in Electrical Engineering from New
(INAOE), Mexico, in 2011 respectively. During 2009 he was
Mexico State University at Las Cruces, NM. He is actually
a visiting scholar in the ICD group at University of Twente,
working as Full Professor at the National Institute for As-
the Netherlands. Since 2011, he has been an Associate Pro-
trophysics, Optics and Electronics, in Tonantzintla, Mexico.
fessor with the Department of Electronics and Telecommu-
His research concerns analog and digital integrated circuits,
nications Engineering at Universidad Polit´ecnica de Puebla
high performance computer architectures and signal process-
with main focus on analog, mixed-signal and RF electronics.
ing.
RADIOENGINEERING, VOL. 18, NO. 1, APRIL 2013 1
Ultra Low-Power Analog Median Filters
Alejandro Díaz-Sánchez1, Javier Lemus-López1, José Miguel Rocha Pérez1, Jaime Ramírez-Angulo2,
Jesús Ezequiel Molinar Solis3, Héctor Vazquez-Leal4
1
National Institute for Astrophysics, Optics and Electronics, Luis E. Erro 1. Tonantzintla, Puebla, México
2
Klipsch School of Electrical and Computer Engineering, New Mexico State University. Las Cruces, NM, USA.
3
Universidad Autónoma del Estado de México, J. Revueltas 17, Ecatepec, Estado de México, México
4
Electronic Instrumentation and Atmospheric Sciences School, University of Veracruz, Xalapa, Veracruz, México.
email: adiasan@inaoep.mx, jmr@inaoep.mx, jlemus@inaoep.mx,

jairamir@nmsu.edu, jemolinars@uaemex.mx
Abstract. The design and implementation of three analog signal and image processing [4], mainly because their
median filter topologies, whose transistors operate in the capability of removing impulsive noise and pixel dropouts
deep weak-inversion region, is described. The first while the overall image quality is preserved [5]. However,
topology is a differential pairs array, in which drain real-time digital median filters are computationally
currents are driven into two nodes in a differential fashion, expensive [6] because a sorting operation is required for
while the second topology is based on a wide range OTA, each pixel, and a highly complex and very silicon area
which is used to maximize the dynamic range. Finally, the intensive circuitry is required to obtain the median result.
third topology uses three range-extended OTAs. The Despite some works proposing to reduce data involved in
proposed weak-inversion filters were designed and the median computation [3]; parallel implementations of
fabricated in ON Semiconductor 0.5 μm technology digital median filters are still quite limited.
through MOSIS. Experimental results of three-input
Several analog implementations of median filters
fabricated prototypes for all three topologies are shown,
have been proposed recently [2-5]. Despite their simplicity,
with power consumptions of 90 nW in the first case, and
most of these applications were based on bipolar transistors
270 nW in the other two cases. A dual power supply ±1.5 or MOS transistors working in the linear or saturation
Volts was used. regions, and the total power consumption of those
implementations sets a limit in the parallel capabilities of
their applications. The present work describes the
Keywords implementation of three topologies of weak inversion
median filters, where all the used transistors operate in the
Nonlinear Filters, Median Filters, Weak-Inversion deep weak-inversion region. In that fashion, the very low
Region, Analog Circuits, MOS Transistors. power requirements of MOS transistors allows them to
overcome the power limitations for massive parallel
processing implementations. The proposed topologies are
1. Introduction described in section 2, and the experimental results of a
fabricated integrated circuit are presented in section 3.
The use of MOS transistors operating in the weak- Finally, some conclusions are discussed in chapter 4.
inversion region is a recurring practice, when power
consumption is severely restricted in analog circuit design.
Several applications in neural networks [1], image pattern
formation [2] and biomedical applications [3], among many 2. Weak-inversion median filter
others, have been reported in recent literature. As a topologies
particular case, fully parallel image processing is an
inherent application for weak-inversion transistors because Weak-inversion CMOS analog circuits are commonly
of the strict low-power requirements allowed on each pixel used in applications where very low power consumption is
[4], in order to reduce the power consumption of the whole required [7]. Furthermore, since MOS transistors have their
processor. maximum transconductance gain when operate in the limit
of weak inversion region, single stage comparators, with
Nonlinear characteristics have made of median filters low power consumption characteristics, can be used in the
one of the most widely used in prefiltering applications for implementation of median filters [8].
A. DÍAZ-SÁNCHEZ, J. LEMUS-LOPEZ, J.M. ROCHA PEREZ, J. RAMIREZ-ANGULO, ULTRA LOW-POWER ANALOG ...
2.1 Differential pair based median filter assume V1i and V2i as the i-th input voltage, we can define
V1i = VCMi + VDMi/2 and V2i = VCMi - VDMi/2 [7], where
In a MOS transistor operating in the weak-inversion VCMi and VDMi are the common and differential mode
region, the drain-source current is given by equation [9]: voltages of the i-th input, respectively.
(1-κ) VBS κ V ⎛ VDS VDS⎞⎟ ⎛κ V ⎞

e VT ⎜ 1-
GS −
IDS = I0 e (1)
I DMi = I bias tanh ⎜ DMi ⎟
VT e VT -
⎜ Vo ⎟ (3)
⎝ ⎠
⎝ 2 VT ⎠
where VGS is the gate to source voltage, VDS is the drain to An input signal limited to a minimum of 0.5 Volts
source voltage, VBS is the bulk to source voltage, I0 is the was established in order to maintain all six transistors in
zero bias current, κ is the electrostatic source-drain saturation.
coupling, which describes the effectiveness of VGS to During circuit operation, for an N-input median filter
control the channel current, Vo is the Early voltage, which where vi is the datum corresponding to its median, such that
depends on channel length, and VT is the thermal voltage the ordered input vector is given by:
(26 mV at room temperature). As it can be observed,
Equation 1 shows some similarity with the Ebers-Moll Vinput = {v1 , v 2 ,..., vi ,..., v N −1 , v N }
equations, which can be explained because similar
mechanisms are responsible of the current flow in both The output of the differential pairs corresponding to input
cases [10]. All proposed circuits were designed to operate signals v1,...vi-1, whose values are greater than vi, will
with an Ibias current of 10 nA, and a ±1.5 Volts dual power saturate in a positive fashion. On the other hand,
supply. differential pairs corresponding to input signals vi+1,...vN,
When the output voltage Vout is greater than the weak- whose values are below vi, will saturate in a negative
inversion saturation condition, VDS > 5 VT [7], a high fashion.
current gain is obtained for small variations of the input
∑g (v − v ) + g (v − v ) + ∑g (v − v ) = 0
i−1 N
voltage, and the MOS transistor behaves as a voltage- m k o m i o m k o

k =1 k =i +1
controlled current source, whose transconductance
behavior is represented as follows:
κ VGS (i −1) I +
+ gm (vi −vo ) + ( N −i −1) Isat− = 0
IDS = I0 e VT sat
(2)
where Isat+ and Isat- are the positive and negative saturation
currents. As the number of data values above vi are the
same as those that are below this value, the sum of their
output saturation currents will be equal to zero. Therefore,
the differential pair corresponding to vi will maintain its
output current equal to zero, which will set the output
voltage at the median value vi.
2.2 Wide range median filter

Figure 2 shows a second approximation of the median
filter, which is implemented using an extended-range
amplifier [11]. Since a simple operational transconductance
amplifier will not reach output voltages below the
minimum voltage Vmin required for saturation condition in
Fig. 1. Differential pair based median filter. the input transistors [8], the wide range amplifier uses two
current mirrors to reflect the differential pair currents into
Figure 1 shows the first proposed topology, a median the output node. Drain current of transistors Q11-13 are
filter based on differential pairs formed by transistors QA1-3 connected to the output through the current mirrors formed
and QB1-3, while QC1-3 transistors are used as current by Q5-Q6 and Q7-Q8, while drain current of transistors Q21-
sources controlled by voltage Vbias. All transistors operate 23 are connected to the output using the current mirror Q3-
in deep weak-inversion region. Transistors QL1 and QL2 are Q4. Since the output voltage has no effect on the input
used as active loads. For a generic differential pair, If we transistors, it has a range from VDD to ground.
(a)
Fig. 2. Wide range median filter.
As in the previous circuit, the output currents of

differential pairs will saturate in an alternating way, while
the other input cell will try to maintain the differences
between the positive and negative inputs equal to zero, and
that will maintain the median of the voltages at the output.
2.3 Modified wide range median filter

(b)
A further modification of the wide range based
Fig. 4. Montecarlo Simulations a) Differential based median
median is shown in Figure 3. In order to avoid corner filter, b) Wide range median filter.
effects, differential pairs of the wide range amplifier are
decoupled. Although this solution increases the transistor
count, VDS of input transistors are not affected by other
inputs contribution. 3. Experimental Results
A microphotograph of all three median filter prototypes,
fabricated using an ON semiconductor technology of 0.5
μm through MOSIS, is shown in Figure 5. An oscilloscope
TDS 3054 and three HP33120 arbitrary signal generators
were used for all measurements.
Fig. 3. Modified wide range median filter.
To estimate the sensitivity of the median to process

variation, Monte Carlo simulations for 100 samples, using
the Pelgrom’s model [12], were performed. A 5% standard
deviation was assumed for threshold voltages and transistor
dimensions. Figure 4(a) shows the Montecarlo simulations
for the differential based median filter, where a higher
sensitivity is observed, while Figure 4(b) shows the wide
range median filter Montecarlo simulations, which was the Fig. 5. Microphotograph of all three prototypes.
circuit with a better immunity to process variation.
Figure 7 shows the experimental results of the fabricated

prototype of a wide range median filter. As in the
previously presented topology, n-channel and p-channel
transistors have a width of W=33 μm and W=9 μm
respectively, while the channel length is L=2.4 μm in both
cases. Bias current of 10 nA were also used, and the area
required for this topology is lightly increased up to 70 μm x
70 μm. The estimated power consumption is also
increased, which is mainly due to the current copiers, to
270 nW. Figure 6 shows the experimental results of the
fabricated prototype. All channels were set to 200 mV per
division scale, and the maximum peak-to-peak amplitude
of input signals was 1 Volt. The maximum frequency used
was of 10 kHz.
Fig. 6. Experimental results of the differential pair based median filter.
In the differential pair based median filter, n-channel

transistors have dimensions of W= 33 μm and L=2.4 μm,
while dimension of p-channel transistors are W= 9μm and
L=2.4 μm. Bias currents of 10 nA, were used. The area
requirements of the circuit were 55 μm x 70 μm, and a
power consumption of 90 nW was estimated. Figure 6
shows the experimental results of the fabricated differential
pair based median filter. All channels have 200 mV per
division scale, and the peak-to-peak amplitude of all input
signals is approximately 1Volt. The maximum frequency
used was of 32 kHz. Figure 6 also shows a problem to
reach the median of the signal, which is known as an error
corner, which is caused by a gain problem in the
differential pairs of the filter. That problem will be solved
by using the other two topologies. Fig. 8. Experimental results of the modified wide range median filter.
In the third presented topology, the modified wide range

median filter, the same dimensions for n and p channel
transistor were used, as well as bias currents of 10 nA.
With respect to area requirements, this is significantly
increased to 120 μm x 70 μm. By contrast, the estimation
of the power consumed by this filter has no significant
increase over the wide range median filter which, as
previously presented, was estimated in 270 nW. The
experimental results of the prototype are shown in Figure 8.
As in the other two topologies characterization, all
channels were set to 200 mV per division scale, and the
maximum peak-to-peak amplitude of input signals was 1
Volt. The maximum used frequency was 3 kHz. Figures 7
and 8 also show a reduction in the corner effect, because
additional current mirrors help to maintain input transistors
in weak-inversion saturation.
Fig. 7. Experimental results of wide range median filter.
[7] OPRIS, I., KOVACS, G., Improved analogue median filter,

4. Conclusion Elect. Letters, 1994, Vol. 30, no. 4, p. 284-285.
In this work, three analog median filters, where all their [8] DIAZ-SANCHEZ, A., RAMIREZ-ANGULO, J., LOPEZ, A.,
transistors operate at the deep weak-inversion region, have SANCHEZ-SINENCIO, E., A fully parallel CMOS analog
median filter, IEEE Trans. on Circ. and Syst. II, 2004, Vol 51,
been described. For each case, experimental result for no. 3, p. 116-123.
three-input median detectors obtained from a prototype
fabricated in ON Semiconductors 0.5 μm, validate the [9] MEAD, C., Analog VLSI and Neural Systems, Reading (MA,
USA), Addison-Wesley, 1989.
feasibility of the proposed topologies. Although topologies
with better variation immunity operate at frequencies [10] FURTH, P. and ANDREOU, A., Transconductors in
subthreshold CMOS, 29th Conf. on Inf. Sci. and Syst.,
below 10 kHz, experimental results for the other topology Baltimore (U.S.A), 1995.
show operating frequencies up to 30 kHz. All the obtained
maximum frequencies are in the range of in-pixel image [11] ANDREOU, A. G., BOAHEN, K., in: Analog VLSI Signal
and Information Processing, Eds. M. Ismail and T. Feiz,
processing applications. The very low power consumption (McGraw-Hill, 1994)
of the described analog median filters (which were
[12] PELGROM, J. M, DUINMAIJER, C. J. WELBERGS, P.
measured as low as 90 and 270 nW), besides their
G.,Matching properties of MOS transistors, IEEE Journal of
simplicity, allows the massive implementation of filter Solid-State Circuits, 1989, vol.24, no. 5, pp. 1433-1440.
arrays for prefiltering applications in image processing
processors. In fact, the reduced power consumption
presented in this work has overcome the restrictions of the
use of a median filter for each individual pixel, allowing
the construction of massive parallel image acquisition About the Authors
systems. Despite the simplicity of the presented circuits,
the interconnection problem remains for median filters with
an increased inputs number. In order to demonstrate the Alejandro DÍAZ-SÁNCHEZ received the B.E. from the
feasibility of those filters, some other masks with reduced Madero Technical Institute and the M.Sc. from the
neighborhood interconnection must be realized. National Institute for Astrophysics, Optics and Electronics,
both in México, and the Ph.D. in Electrical Engineering
from New Mexico State University at Las Cruces, NM. He
is actually working as Full Professor at the National
Acknowledgements Institute for Astrophysics, Optics and Electronics, in
This work was supported by a CONACYT Research Fund Tonantzintla, Mexico. His research concerns analog and
with the project code SEP-2008-106269. The authors digital integrated circuits, high performance computer
would also to thank to Manuel Escobar for his help in the architectures and signal processing.
prototype microphotograph. Javier LEMUS-LÓPEZ received the B.Sc. degree and the
M.Sc degree in electronics from the Universidad Autónoma
de Puebla, México in 2004 and 2007 respectively. He is
currently working at the National Institute for Research on
References Astrophysics Optics & Electronics (INAOE) toward his
[1] ANNEMA, A. J., Hardware realization of a neuron transfer Ph.D. degree. His current research activities are focused on
function and its derivative. Electronics Letters, 1994, Vol. 30, high performance amplifier design and offset
no. 7, p. 576 – 577. compensation.
[2] SHI, B. E., LUO, T., Spatial pattern formation via reaction- José Miguel ROCHA PÉREZ He received the B.S.
diffusion dynamics in 32×32×4 CNN. IEEE Trans. on Circuits
and Systems I: Regular Papers, 2004, Vol. 51, no. 5, p. 939- degree in electronics from the Universidad Autónoma de
947. Puebla, Puebla, in 1986 and the M.Sc. and Ph.D. degrees
[3] CASSON, A. J., RODRIGUEZ-VILLEGAS, E., A 60 pW g
from the INAOE, Puebla, in 1991 and 1999, respectively.
C continuous wavelet transform circuit for portable EEG In 2002, He was a Visiting Researcher in the Department
systems, IEEE Journal of Solid-State Circuits, 2011, Vol.46, of Electrical Engineering, Texas A&M University, and
no. 6, p. 1406-1415. CINVESTAV Guadalajara in 2003. In 2004 he worked as
[4] PITAS, I., VENETSANOPOULOS, A., Nonlinear Digital design engineer in Freescale Semiconductor, México. He is
Filters: Principles and Applications, Boston (MA, USA): currently working at INAOE in the Electronics
Kluwer Academic Publishers, 1990 Department. His current research interests are on the design
[5] RICHARDS, D., VLSI Median Filters, IEEE Trans. on of integrated circuits for communications and IC
Acoustic, Speech and Signal Proc, 1990, Vol. 38, no. 1, p. 145- implementation of digital algorithms.
153.
[6] DIETZ, P. H., AND CARLEY, L. R., An analog circuit
Jaime RAMÍREZ-ANGULO is currently Paul W.
technique for finding the median, In Proceedings of the IEEE Klipsch distinguished Professor, IEEE fellow and Director
Custom Integrated Circuits Conference. (USA), 1993, p. 6.1.1- of the Mixed-Signal VLSI lab at the Klipsch School of
6.14. Electrical and Computer Engineering, New Mexico State
University (Las Cruces, New Mexico), USA. He received a
degree in Communications and Electronic Engineering respectively. He is currently working as a Titular Professor
(Professional degree), a M.S.E.E. from the National with the Mexico State Autonomous University (UAEM) at
Polytechnic Institute in Mexico City and a Dr.-Ing degree Ecatepec, Estado de Mexico, his research interests are
from the University of Stuttgart in Stuttgart, Germany in related to analog circuits, neural networks and vision chips.
1974, 1976 and 1982 respectively. His research is related to
Héctor VAZQUEZ-LEAL He received the B.Sc. degree
various aspects of design and test of analog and mixed-
in Electronic Instrumentation Engineering in 1999 from
signal Very Large Scale Integrated Circuits. He has been a
University of Veracruz (UV), M.Sc/Ph.D degree in
consultant to Texas Instruments, NASA-ACE and Oak
Electronic Sciences in 2001/2005 from National Institute of
Ridge National Laboratories.
Astrophysics, Optics and Electronics (INAOE), México.
Jesus Ezequiel MOLINAR-SOLIS He received the His current research mainly covers analytical-numerical
electronics engineering degree from the Technological solutions and symbolic analysis of nonlinear problems
Institute from Ciudad Guzman (ITCG), Jalisco, in 1999, arising in microelectronics and applied sciences, and
and the M.Sc. and Ph.D. degrees in electrical engineering automates circuit design. He is also editor of one
at the Center for Research and Advanced Studies International Journal.
(CINVESTAV-IPN), Mexico City, in 2002 and 2006,

Lemus Lo J

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Figura 5 Estructura general de un amplificador retroalimentado

Si se asume que F(s) se reduce a una constante a bajas frecuencias, esta

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donde Φ(jω) es el corrimiento de fase entre la salida y la entrada. El

Sin embargo, no todas las características del amplificador pueden mejorarse

2.3 Estructuras de bajo voltaje

Figura 7 Transistor de MOS de compuerta Casi-Flotante tipo p.

El voltaje AC de la compuerta casi flotante se define mediante la expresión

∑ CKVK + CGSVS + CGDVD + CGBVB

Donde la capacitancia CT también incluye la capacitancia debida a la

Figura 8 (a) Etapa de salida AB (b) Realización con QFGMOS

2.3.2 Flipped Voltage Follower.

La Figura 10 muestra el Flipped Voltage Follower (FVF), el cual es un

Figura 10 Seguidor de voltaje FVF

2.3.3 FVF con batería flotante

Figura 11 FVF Cascode

Una versión modificada de la celda FVF se muestra en la Figura 11. En la

Figura 12 FVF cascode con batería flotante

2.4 Estructuras para incremento de ganancia

Figura 13 Configuración cascode

Una solución a este problema consiste en introducir un lazo activo de

Figura 14 (a) Configuración Cascode regulado (b) Cascode regulado simple.

Las desventajas principales de la implementación en la Figura 14 (b) son:

Figura 15 Amplificador cascode regulado con batería flotante

Como resultado, el voltaje de drenaje a fuente VDS1 no depende del voltaje

Donde rds es el inverso de la conductancia de salida del transistor y A3

A3= gm 3 rds 3 (7)

La ganancia del amplificador está dada por:

A0=- gm1 gm2 rds1 rds 2 (A3+1 ) (8)

2.4.2 Configuración Autocascode

Figura 16 Configuración Autocascode

Esta técnica incrementa la ganancia porque la longitud del canal de la

2.4.3 Amplificador Multietapa

Compensación paralela. Es la técnica más simple de compensación y

Compensación Miller y sus variantes. La compensación Miller es una

Las compensaciones anidadas, Nested Miller (NMC) y Nested Miller inversa

Compensación no Miller. La técnica de compensación Feed-Forward sin

La técnica de compensación indirecta, consiste en conectar el capacitor de

La presencia de ceros en el semiplano derecho, debido a la generación de