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FLIP-FLOP

Prctica 8

RESUMEN: Se realiz la implementacin del FlipFlop tipo (RS) a base de compuertas lgicas, a
continuacin se procedi con la construccin del FlipFlop tipo (JK), para el cual se utiliz una seal de reloj,
utilizando el circuito integrado (555).

ABSTRACT: Implementation Flip-Flop type (RS)

4. DESARROLLO Y PROCEDIMIENTO

based logic gates then proceeded with the construction


of Flip-Flop type (JK), for which a clock signal was used
was made using the integrated circuit (555).

PALABRA CLAVE:

Diodos Leds.
CI 555
Capacitor de 10f.
Potencimetro 100k.

Mediante la utilizacin de las simulaciones


se procedi a realizar:

FLIP-FLOP.

4.1. FLIP-FLOP TIPO RS

1. OBJETIVOS

Siguiendo el esquema de la Fig1, se


procedi a realizar la conexin del circuito,
una vez finalizada la implementacin se
verifico la tabla de verdad para dicho circuito.

1.1 OBJETIVO GENERAL


Realizar el diseo y simulacin de los Flip-Flop
utilizando compuertas y circuitos MSI.

(Refirase a la Fig. 2).

2. MARCO TERICO
El
FLIP-FLOP
es
un multivibrador capaz
de
permanecer en uno de dos estados posibles durante un
tiempo indefinido en ausencia de perturbaciones. [1]. El
paso de un estado a otro se realiza variando sus
entradas. Dependiendo del tipo de dichas entradas los
biestables se dividen en:

Asncronos: slo tienen entradas de control. El


ms empleado es el biestable RS.

Sncronos: adems de las entradas de control


posee una entrada de sincronismo o de reloj.

Fig1. Diagrama Flip-Flop tipo RS.

Si las entradas de control dependen de la de


sincronismo se denominan sncronas y en caso
contrario asncronas. Por lo general, las entradas de
control asncronas prevalecen sobre las sncronas.
La entrada de sincronismo puede ser activada por
nivel (alto o bajo) o por flanco (de subida o de bajada).
Dentro de los biestables sncronos activados por nivel
estn los tipos RS y D, y dentro de los activos por
flancos los tipos JK, T y D. [2].

3. MATERIALES
Fig2. Implementacin Flip-Flop RS

Resistencias de 330.
Resistencias de 1k .
1 compuerta 7408
1 compuerta 7411
1 compuerta 7404
1 DipSwitch de 2 entradas.
1 Fuente DC de 9V.

4.2. FLIP-FLOP TIPO JK

Siguiendo el esquema de la Fig3, y los


pasos anteriormente mencionados en 4.1, se
procedi a conectar la seal de reloj, para lo

cual se utiliz el integrado (555). (Refirase a la


Fig.4).

No hay cambio

No hay cambio

6. EVALUACION
Dibuje las formas
siguientes figuras:

Fig3. Diagrama Flip-Flop tipo JK, con seal de reloj.

Fig4. Implementacin Flip-Flop JK

5. ANLISIS Y RESULTADOS
La conexin de los circuitos anteriormente
mencionados,
nos
proporcionaron
los
siguientes resultados.
En la tabla 1 y tabla 2 se muestran las tablas
de verdad para cada circuito implementado.
Tabla 1: Flip-Flop RS
R

Q/

Q/

NO
DEFINIDO

Tabla 2: Flip-Flop JK CON SEAL DE RELOJ


CLOCK

Q
No hay cambio

Q/
No hay cambio

de

onda

de

las

7. CONCLUCIONES
Para el correcto funcionamiento del flip flop JK
es necesario trabajar a intervalos de tiempos
cortos, y a una frecuencia adecuada, para lo cual
es importante regular el potencimetro, a dichos
parmetros.

8. BIBLIOGRAFIA
[1] Tocci Ronald y Widmer Neals, Sistemas
digitales, octava
Education 2003.

edicin,

Mxico,

Person

[2]http://www.ehu.es/~jtpolagi/express/10.htm