FLIP-FLOP R-S

Un flip-flop es una memoria que se usa normalmente para almacenar una

información o dato (un bit 1 ó 0) durante un período de tiempo y después
borrarla para que quede dispuesta a admitir otro dato. Puede estar conformado
por dos compuertas NAND o dos compuertas NOR.

FLIP FLOP R-S ASÍNCRONO CON COMPUERTAS NOR

Este tipo de memoria se muestra en la figura 1 y para su implementación se

requieren dos compuertas NOR, a esta configuración se le denomina flip-flop
R-S (Reset-Set).

Constitución del flip-flop R-S Símbolo típico usado en los esquemas lógicos

Figura 1. Constitución y símbolo lógico del RS con compuertas NOR

Fuente: http://mundoelectronics.blogspot.com/2009/03/problemas-resueltos-sobre.html

Set y Reset pueden interpretarse como “Puesta a 1” y “Puesta a 0”,

respectivamente.

En principio cuesta seguir todas las etapas del funcionamiento del flip-flop R-S;
sin embargo, después de hacer un estudio cuidadoso y sistemático se logrará
comprender lo que en él ocurre, siendo después muy fácil analizar y usar el
resto de los flip-flop.

La mayor dificultad radica en que las salidas del circuito están conectadas a las
entradas. Así, cualquier señal aplicada a la entrada del circuito, lo atraviesa y
luego retorna a las entradas, de forma que la señal de entrada produce
múltiples efectos. A la conexión de la salida con las entradas se le llama
“feedback” o “retroalimentación”, y es esencial en el comportamiento de los
circuitos lógicos con memorias.

Para explicar el funcionamiento de los flip-flop R-S introducimos un nivel lógico

1 por la entrada Set, mientras que la entrada Reset, permanece en nivel lógico
0. Recuérdese que una puerta NOR tiene su salida 0, mientras que una de las
dos entradas esté a nivel 1. La salida Q’ pasará al estado lógico 0 y, como esta
salida está conectada con la otra puerta NOR, en ella las dos entradas estarán
a 0, con lo que la salida Q quedará a nivel 1. El nivel 1 de Q realimenta la
entrada de Set, la cual dispone 2 entradas a nivel 1 y, siendo una puerta NOR,
solo necesita una entrada de nivel alto para mantener en 0 su salida (Figura 2).

R U1
Q
0
1
NOR

U2
Q(NEGADO)
S
0
1
NOR

Figura 2. R=0, S=1

S R Q Q’
1 0 1 0

Para reiniciar el circuito, ponemos la entrada R a nivel 1 (figura 3), con lo que,
volviendo a examinar las salidas de las puertas, se comprueba que Q pasa a
nivel 0 y Q’ al 1. En este estado se dice que el flip-flop ha sido puesto a 0 y
borrada su información.

R U1
Q
1
0
NOR

U2
Q(NEGADO)
S
1
0
NOR
Figura 3. R=1, S=0
 S R Q Q’
0 1 0 1

Conclusión: En el flip-flop R-S, si la entrada S tiene un valor 1, la salida Q = 1

y si la entrada R toma un valor 1, la salida Q = 0, estando las salidas Q’
siempre inversas a las Q. Si se excitan una y otra alternativamente, Q y Q’ irán
alternando en los estados 1 y 0.

Hay que considerar una última condición: cuando ambas entradas R y S estén
altas simultáneamente (figura 4). En este caso, y puesto que una compuerta
NOR tiene salida 0, si algunas de sus entradas está a nivel 1, ambas salidas Q
y Q’ quedarán a nivel 0. Este es un estado especial del flip-flop R-S que se
debe evitar, ya que crea una indeterminación en sus salidas, al quedar ambas
a nivel lógico 0.

R U1
Q
1
0
NOR

U2
Q(NEGADO)
S
0
1
NOR

Figura 4. R=1, S=1

S R Q Q’
1 1 0 0

Cuando desaparece la condición de indeterminación (R = S = 1), no se conoce

algebraicamente el estado que aparecerá en el flip-flop, aunque sí se puede
determinar físicamente la respuesta a esta condición especial (paso de R = S =
1 a R = S = 0) (figura 5), porque una vez fabricado el CI que contiene el
circuito, siempre que ocurra esta situación proporcionará una determinada
salida, dependiendo de las características técnicas del circuito electrónico.
 R U1
Q
0
?
NOR

U2
Q(NEGADO)
S
?
0
NOR
Figura 5. R=0, S=0

S R Q Q’
0 0 Q Q’

TABLA DE LA VERDAD

Fuente: http://logica-digital.blogspot.com/2007/11/problemas-resueltos_08.html

DIAGRAMA DE TIEMPOS

Fuente: electrónica digital moderna. J.M. Angulo

FLIP FLOP R-S ASÍNCRONO CON COMPUERTAS NAND

También puede ser construido el circuito básico de una báscula R-S con
puertas NAND; tal como se muestra en la figura 6. El análisis de este circuito
es similar al explicado con las compuertas NOR.

Circuito equivalente de un Flip-Flop RS Símbolo lógico de un Flip-Flop RS

Figura 6. Constitución y símbolo lógico del RS con compuertas NAND

Fuente: http://mundoelectronics.blogspot.com/2009/03/problemas-resueltos-sobre.html

Los dos tipos de flip-flop son idénticos en cuanto a la capacidad de almacenar

un nivel lógico. Pero la excitación y desexcitación implementada con
compuertas NAND se realiza usando el nivel lógico 0. Es decir, que para
almacenar un nivel lógico 1 en Q (Q’= 0) los estados de las entradas serán S=
0 y R= 1 (figura 7).

S U1
Q
0
1
NAND

U2
Q(NEGADO)
R
0
1
NAND
Figura 7. R=1, S=0

S R Q Q’
0 1 1 0

En consecuencia, un nivel lógico 0 se almacena en Q (Q’= 1) cuando las

entradas valen S = 1 y R= 0 (figura 8).
 S U1
Q
1
0
NAND

U2
Q(NEGADO)
R
1
0
NAND
Figura 8. R=0, S=1

S R Q Q’
1 0 0 1

Debe ser evitada la condición en la que R= 0 y S= 0 en el flip-flop R-S con

compuertas NAND, al igual que ocurría en la versión de compuertas NOR, con
la situación en que R = 1 y S = 1, ya que producen una salida indeterminada
(figura 9).

S U1
Q
0
1
NAND

U2
Q(NEGADO)
R
1
0
NAND

Figura 9. Condición de indeterminación cuando las 2 entradas son 0

S R Q Q’
0 0 1 1
 S U1
Q
1
?
NAND

U2
Q(NEGADO)
R
?
1
NAND
Figura 5. Condición de indeterminación cuando las 2 entradas son 1

S R Q Q’
1 1 Q Q’

TABLA DE LA VERDAD

SEÑALES DE RELOJ, PUESTA A 1 Y BORRADO (CLOCK, PRESET Y

CLEAR)

La señal de reloj es muy importante y se explican los aspectos más

elementales de su utilización en un flip-flop R-S.

En la fig.5 hay dos puertas AND conectadas a las entradas de una báscula R-S
con puertas NOR y a ambas se ha conectado una señal de reloj, de forma que
puede abrir (enable) o cerrar (disable) ambas puertas simultáneamente. Para
que las puertas AND permitan el paso de las señales R y S, es necesario que
la señal de reloj esté a nivel 1. De aquí que a la señal de reloj se la denomine
“ventana”. Cuando esta ventana está abierta (señal de reloj en 0) el estado del
flip-flop no puede ser cambiado por la actuación de señales en R y S.

Considérese lo útil que puede ser en un circuito de una calculadora el uso de

varios flip-flop para el almacenamiento de números. Para realizar una
operación, en principio, entra el primer sumando tecleando en el panel del
calculador. Entonces se aplica una señal de reloj. Después, y mientras los
números almacenados en los flip-flop son procesados por otros circuitos, la
señal de reloj está en 0 e impide que sus valores sean alterados. Ver la fig…

De lo expuesto se deduce que la señal de reloj sirve para bloquear y

desbloquear los datos de los flip-flop.

Otro objetivo fundamental de la señal de reloj es la sincronización. En el

ejemplo anterior del calculador, el almacenaje de datos requiere varios flip-flop,
pudiendo de esta forma dar entrada sincronizadamente a los datos en los flip-
flop.

Las señales de Preset y Clear (puesta a 1 y a 0, respectivamente) son entradas

que se emplean para poner a 1 ó a 0 el flip-flop, sin involucrar para nada las
señales del reloj ni las entradas. En otras palabras, el preset y el clear se usan
para poner a 1 o a 0 el flip-flop cuando la señal de reloj está baja. Por eso se
dice que con el preset y el clear se pone a 1 ó a 0 el flip-flop asíncronamente.

Para ilustrar el empleo de las señales de puesta a 1 y borrado, considérese que

cuando por primera vez se aplica la alimentación al flip-flop, no se sabe si éste
quedará en estado 1 o 0. Las señales de preset (puesta a 1) y clear (puesta a
0), se usan en este caso para iniciar cada flip-flop con un estado conocido. Esta
operación es similar a la que se efectúa en una calculadora para borrar su
contenido, antes de volver a utilizarla en otra operación.

Figura 6. Actualización de la señal de reloj, o clock, en un flip-flop R-S

Fuente: electrónica digital moderna. J.M. Angulo

FLIP-FLOPS RS SÍNCRONO CON COMPUERTAS NOR

R U1
U3
0 Q
?
AND
NOR

U4
U2 Q(NEGADO)
S ?
0 NOR
AND

R=0, S=0, Reloj en alto

R U1
U3
0 Q
1
AND
NOR

U4
U2 Q(NEGADO)
S 0
1 NOR
AND

R=0, S=1, Reloj en bajo

R U1
U3
0 Q
1
AND
NOR

U4
U2 Q(NEGADO)
S 0
1 NOR
AND

R=0, S=1, Reloj en alto

R U1
U3
1 Q
0
AND
NOR

U4
U2 Q(NEGADO)
S 1
0 NOR
AND

R=1, S=0, Reloj en bajo

R U1
U3
1 Q
0
AND
NOR

U4
U2 Q(NEGADO)
S 1
0 NOR
AND

R=1, S=0, Reloj en alto

R U1
U3
1 Q
?
AND
NOR

U4
U2 Q(NEGADO)
S ?
1 NOR
AND

R=1, S=1, Condición Race

FLIP-FLOPS RS SÍNCRONO CON COMPUERTAS NAND
R U1:A
1 U2:A
0 3 1 Q
2 3
2 1
74LS08
74LS37

U2:B
U1:B 4 Q(NEGADO)
4 6
S 6 5 1
5
0 74LS37
74LS08
R=0, S=0, Reloj en bajo

R U1:A
1 U2:A
0 3 1 Q
2 3
2 1
74LS08
74LS37

U2:B
U1:B 4 Q(NEGADO)
4 6
S 6 5 1
5
1 74LS37
74LS08
R=0, S=1, Reloj en bajo

R U1:A
1 U2:A
0 3 1 Q
2 3
2 1
74LS08
74LS37

U2:B
U1:B 4 Q(NEGADO)
4 6
S 6 5 0
5
1 74LS37
74LS08
R=0, S=1, Reloj en alto
 R U1:A
1 U2:A
1 3 1 Q
2 3
2 0
74LS08
74LS37

U2:B
U1:B 4 Q(NEGADO)
4 6
S 6 5 1
5
0 74LS37
74LS08

R=1, S=0, Reloj en alto

R U1:A
1 U2:A
1 3 1 Q
2 3
2 1
74LS08
74LS37

U2:B
U1:B 4 Q(NEGADO)
4 6
S 6 5 1
5
0 74LS37
74LS08

R=1, S=0, Reloj en bajo

R U1:A
1 U2:A
1 3 1 Q
2 3
2 1
74LS08
74LS37

U2:B
U1:B 4 Q(NEGADO)
4 6
S 6 5 1
5
1 74LS37
74LS08
R=1, S=1, Reloj en bajo
R U1:A
1 U2:A
1 3 1 Q
2 3
2 0
74LS08
74LS37

U2:B
U1:B 4 Q(NEGADO)
4 6
S 6 5 0
5
1 74LS37
74LS08
R=1, S=1, Reloj en alto