CONVERTIDOR DC-DC TOPOLOGIA TIPO BUCK

Universidad Tecnológica de Bolívar

José David Herrera Martínez, Víctor Manuel Chávez Corcho,
Willie Bello Hernandez
djcomodoro@msn.com victinho1214@hotmail.com willie279@ieee.org
Octubre de 2007

8
Resumen:
Este laboratorio tiene como objetivo
principal diseñar un circuito
convertidor de D.C. a D.C. en
topología tipo BUCK utilizando un
dispositivo de potencia de apagado
por compuerta con protecciones a:
sobrevoltaje, sobrecorriente y dispositivo
temperatura. Además este diseño
debe ser simulado y analizado. Este
diseño tiene aplicación en fuentes
conmutadas y control de motores
DC.
Se puede decir, que se comprueba
con simulación el diseño ya que este
opera controlando la frecuencia de
conmutación de encendido y apagado
del dispositivo de potencia, esto se
muestra en las tablas 1 y 2; ya que
los valores del voltaje de salida
evidencian que se puede obtener un
voltaje regulado a partir de una
tensión no regulada.
Palabras Claves:
Convertidor DC-DC
Topología Buck.
Ciclo de trabajo.
Frecuencia de conmutación
Protecciones contra sobretensiones
1. Introducción.
El convertidor Buck es un
convertidor reductor, en el sentido de
que su tensión de salida nunca puede
ser mayor que la de la entrada. La
topología de este convertidor se
muestra en la figura 1. En todos los
convertidores conmutados existen
dos modos de funcionamiento
dependiendo de la continuidad o no
de la corriente que circula por el
inductor en nuestro caso el
convertidor trabajará en modo
continuo, ya que la corriente a través
8
de la inductancia en ningún momento
cae a cero; el funcionamiento de este
modo se podrá analizar en dos
estados los cuales son: Apagado (Toff)
durante el cual el dispositivo de
potencia esta en corte y Conducción
(Ton) tiempo durante el cual el
de potencia esta
saturado; esta será la metodología a
utilizar para este diseño.
Los objetivos específicos para este
diseño serán: Primero dimensionar la
carga para las premisas y
condiciones de operación dadas
teniendo en cuenta las restricciones
Figura 1: Topología Buck
de la disponibilidad y dimensión
(corriente, potencia etc.) de
Inductancias y Reóstatos del
Laboratorio y segundo seleccionar
los dispositivos de potencia más
adecuados (Tensión de bloqueo,
Corriente de saturación, Frecuencia
de conmutación y Potencia de
disipación) para la carga y
condiciones de operación dadas.
En este diseño convertidor DC-DC
topología Buck se tendrá en cuenta
las premisas establecidas, la
frecuencia de conmutación fS, el
dispositivo de potencia a escoger, el
ciclo de trabajo el cálculo de la
inductancia y su elección, la
resistencia de carga, selección del
condensador, el diodo de potencia,
etapa de control y protecciones.
2. Contenido
Para el diseño del convertidor DC-
DC topología Buck se tienen en
cuenta las premisas establecidas y
algunos parámetros dados por el
fabricante.
 El ciclo de trabajo será igual a:
2.1 Diseño. D V
 0  M ( D , K ) real
Premisas de diseño. 1  K Vi
VI (max)  60V
VI (min)  40V El ciclo de trabajo máximo (para este
VO  35V efecto se utiliza un diodo que tenga
I O (max)  1A un V F de 1.2V) será igual a:
I O (min)  30mA
V0 (1  K )  V F
r %  0.01 DMáx  Ec (6)
V I ( Mín )  VT  V F
y el mínimo será igual a:
2.1.2 Resistencia de carga.
Para el cálculo de la resistencia de V0 (1  K )  VF
carga se debe tener en cuenta las DMín  Ec (7)
V I ( Máx )  VT  V F
siguientes expresiones:
V
RMín  0 Ec (1). Teniendo en cuenta la Ec (5) y
I Máx
tomando el valor para R Min , el cual
2
PR ( Mín )  I Max * RMin Ec (2). sería el peor caso:
V0 1
RMáx  Ec (3). K   0.028 y los ciclos de
I Mín 35
2 trabajos máximo y mínimos de
PR ( Max )  I Min * RMax Ec (4) acuerdo a las Ec (6) y Ec (7) serán:

De acuerdo con lo establecido en las 35(1  0.028)  1.2

DMáx   0.860
ecuaciones Ec (1), Ec (2), Ec (3). Ec 40  2  1.2
(4) y las premisas de diseño 35(1  0.028)  1.2
obtenemos: DMín   0.588
60  2  1.2
35V
RMín   35
1A 2.1.4 Selección de la inductancia.
35V Para la elección de la inductancia
RMáx   1.17 K
30mA crítica se realizo una pequeña
experimentación que permitiera
Y las respectivas potencias son decidir si era posible elegir una
PR ( Mín )  (1) 2 * 35  35W inductancia disponible en el
PR ( Max )  (30m) 2 * 1.17 K  1.053W laboratorio, la experimentación fue la
2.1.3 Ciclos de trabajo. siguiente:
A B
Partiendo de las premisas de diseño Rs R
se debe tener en cuenta lo siguiente: 
Rl 
Vs Rl
El valor de K  Ec (5) y las
R
VX L
pérdidas en el diodo. En base a una Vi
1kHz L
prueba realizada sobre la inductancia
en el laboratorio cuyos resultados 

serán mostrados en la sección 2.1.4,
se obtuvo un valor para Rl de 1  .

Figura2. Circuito de prueba para la

inductancia

8
 3000Hz 2.014 V 134,2 mV
4000Hz 2.07 V 179.3 mV
Donde R=17.96KΩ y R L =1Ω
5000Hz 2.028 V 219.4 mV
Aplicando el concepto de fasores,
6000Hz 2.09 V 250.9 mV
impedancias y divisor de tensión, se
cumple que: 7000Hz 2.039 V 284.43 mV
X L  RL 8000Hz 2.03 V 395.1 mV
V XL  VS
RS  R  RL  X L 9000Hz 2.032 V 342.4 mV
2 2
10000Hz 2.05 V 377.6 mV
RL  X L
V XL  VS 11000Hz 2.00 V 398.3 mV
 RS  R  RL  2  X L 2
Tabla 1: variación de voltaje con
Ec (8) frecuencia
Desarrollando la ecuación
V Con estos datos se procedió al
IO  O
R cálculo de la inductancia, el cual se
y despejando XL, se tiene que: realizo aplicando un divisor de
voltaje según ecuaciones Ec (8), Ec
2 2
V XL V XL (9) y Ec (10). De los cuales se
 RS  R  R L  2  R L 2  RS  R  R L  2  R L 2
VS
2
Vi  V XL  2 obtuvieron los siguientes valores de
XL  
 V XL 2   2

1  2  1  V XL 2  inductancia en función de la
 VS   V  V  
  
i XL
frecuencia.
Ec (9)
Donde X L  2 f L Frecuenci
Por lo tanto: Inductancia
a
V XL
2 2000Hz 70.18 mH
 RS  R  RL  2  RL 2
1 Vi  V XL  2 3000Hz 68.02 mH
L
2 f  V XL
2
 4000Hz 67.77 mH
1  
 V  V  2  5000Hz 69.35 mH
 i XL 
Ec (10) 6000Hz 64.99 mH
Sabiendo que la inductancia critica 7000Hz 66.19 mH
es:
8000Hz 65.66 mH
(1  Dmin ) RMax
LCritica  Ec (11) 9000Hz 64.36 mH
2 fs
En los puntos A y B se midió la 10000Hz 64.53 mH
diferencia de potencial variando la 11000Hz 64.62 mH
frecuencia de la señal de entrada, los Tabla 2. Frecuencia e Inductancia.
datos obtenidos fueron los siguientes: De la Ec (11) se obtiene la
inductancia crítica a 5KHz.
(1  0.588) * 1.1K
Voltaje de Voltaje en la LCritica   45.32mH
Frecuenci 2 * (5k )
entrada inductancia
a Como se observa en la tabla anterior
(Vin) (Vout)
el valor inductivo presente en los
2000Hz 2.021 V 94.6 mV laboratorios es viable a demás
presenta ventajas ya que es un

8
frecuencia media y la mayoría de 60mA
I L ( Máx )  1A   1.03 A
dispositivos en el mercado tienen 2
muy buenas respuestas a estas La selección del diodo va ligada a la
frecuencias y también brinda una corriente que circula por el mismo. La
zona de tolerancia razonable a la máxima corriente que puede circular por
inductancia. el diodo es la corriente máxima de la
inductancia IL (max) = 1.03A, por lo que se
seleccionara como mejor opción un
2.1.5 Selección del dispositivo de
Diodo Shocttky que maneje una
potencia. corriente máxima de excursión continua
La selección del dispositivo se de 2A, cuya referencia es 1N5406.
realiza teniendo en cuenta la
frecuencia de conmutación fs, la 2.1.7 Dimensionamiento del
corriente máxima que maneja el condensador.
dispositivo en estado de conducción A continuación se calcula el
y el voltaje máximo de entrada para capacitor, este debe cumplir con:
el cual se diseña la topología. %VO  0.01
Teniendo en cuenta estas VO  V RIZ ( P  P )
consideraciones se sobredimensiona. Ec (16)
IC (Corriente de excursión) ≥ IO (MAX) V RIZ ( P  P )
V RIZ ( RMS ) 
fS ≥ 5KHz y se debe tonar el peor de 2 2
los casos para el voltaje de entrada, El cálculo del CMIN será igual a:
dado el caso de que cayera, por eso V0 * (1  RMin )
tenemos la siguiente consideración: C MIn  2 Ec (17)
Vdispositivo ≥ VI (MAX)/2
8 * f S *  V0 * L
el dispositivo mas adecuado de Con esta expresión obtenemos
acuerdo a esto es el MOSFET 1
fC  Ec (18); luego se que
IRF840 cuya hoja de datos se anexa 2 LC
al final del informe. comprueba que f S  f C mediante la
fS
expresión .
fc
Se debe tener en cuenta la ESR la
2.1.6 Diodo de potencia.
cual se calcula con la siguiente
Para esta selección se tiene en cuenta
V0
lo siguiente: expresión: ESR  Ec (19).
V DRM  V IN ( Máx )  V F Ec (12)  IL
I FAV  I 0 ( Máx )  1  DMín  Ec (13) Se tiene en cuenta su capacidad de
corriente alterna podemos calcular el
 IL
I F ( Máx )  I L ( Máx )  I 0 ( Máx )   I 0 ( Máx )  valor
I 0 ( Mín )efectivo de dicha corriente:
2 I L
Ec (14) teniendo en cuenta I C ( RMS )  Ec (20).
2 3
 I L ( Máx )  2  I 0 ( Min ) Ec (15)
--De acuerdo a la Ec (16) obtenemos
VRIZ ( RMS )
De acuerdo a estas Ecuaciones 0.01  100
tenemos que: VO
VDRM  60V  1.2V  61.2V 0.01(35V )
V RIZ ( RMS )   0.0035V
I FAV  1A  1  0.588  0.412 A 100
VRIZ ( P  P )  VO  2 2VRIZ ( RMS )
 I L ( Máx )  2  30mA  60mA
VO  2 2  3.5mV   9.89mV

8
 El valor mínimo del capacitor es:
35 * (1  0.612)
C MIN   98.99F
8 * (5k ) 2 * (9.89m) * (69.35m)
A partir de la tabla siguiente:

A partir de esta gráfica (Ic(RMS)), se

Por lo tanto se elige un valor de comprueba que el capacitor
capacitancia de 220μF, con un valor seleccionado cumple ambos
de ESR = 1.5Ω y un valor de ESL = requisitos. Dado que entre 40V y
30nH; y la frecuencia se obtiene de 60V, la corriente se mantiene entre
la Ec (18) tenemos: 1.5 y 2 (normalizadas para la
fC 
1
 40.75Hz
corriente de salida calculada).
2 (69.35m)( 220 ) La potencia máxima del circuito
fS diseñado será disipada cuando el
De acuerdo a la expresión voltaje en la entrada sea máximo de
fc
60V por tanto:
obtenemos como resultado 1
V DS  D VMAX   0.588
1
5K 2 2 * 60V  46V
 122.711 entonces
40.75 PQ  VDS * I L ( MAX )  46V * 1A  46W
f S  f C .
2.1.8 Etapa de control.
El circuito de control que permitirá
Considerando la Ec (19) se logra una manejar los estándares de
9.89mV
ESR   0.164 y conmutación para el dispositivo es el
60mA PWM, (modulación en ancho de
considerando la Ec (20) se logra una pulso).
60mA
I C ( RMS )   17.32mA La frecuencia de oscilación está dada
2 3 de la forma:
De acuerdo a esto se verifica el capacitor 1.1
en las gráficas proporcionadas por el f OSC  Ec (21)
RT CT
fabricante teniendo en cuenta su
De donde RT y CT son elementos de
corriente alterna.
configuración externa.
De lo cual se selecciona el integrado
controlador, SG3524 el cual se
polarizo de la siguiente manera:
Para cumplir con la condición de
alimentarse directamente de la fuente
se aprovecho la ventaja de que estas
poseen un tap central que permitía
tomar solo la mitad del potencial en

8
la entrada (20 a 30 V) por lo cual se entrada de 4V entonces el divisor de
decidió usar un LM 715 para la retroalimentación de la salida debe
alimentar el integrado. ser 1.9V
Por lo tanto el divisor de la entrada
Con las premisas de que el ciclo de seria:
trabajo debe estar comprendido entre R1
* 40  1.94
Dmax y Dmin y que la R 2  R1
retroalimentación debe tener la R1  19.62 R 2
característica de que si disminuye el Escogiendo R1  1K y
potencial en la salida el ciclo de R 2  19 K (potenciómetro de
trabajo aumenta y lo contrario si 20KΏ)
disminuye, se decidió tomar la salida Análogamente para la
por colector (pines 12 y 13) por lo retroalimentación
cual se llevo la salida de emisor a R1
* 35  1.9
tierra (pines 11 y 14) además se R 2  R1
necesitaban ciclos útiles mayores al R1  17.42 R 2
50 % lo que conllevo a juntar tanto Escogiendo R1  1K y
los colectores como los emisores. R 2  17.4 K (un potenciómetro
de 20KΏ)
La realimentación de la salida se hizo Para saber cuál es la frecuencia de
a través de un divisor de voltaje en la oscilación debemos tener en cuenta
entrada negativa del amplificador de la Ec (21); para f S  5KHz y
error (pin 1) y el set point o CT  0.01F se obtiene:
referencia era traído del voltaje de 1 .1
entrada de igual forma que el RT   22 K
 0.01uF  5KHz 
anterior, estos divisores deben
cumplir las siguientes condiciones:
2.1.9 Interfaz (acoplamiento y
cuando la salida este en el voltaje
disparo)
seleccionado 35V y la entrada a 40V
En esta etapa se escogió un opto
el ciclo útil debe ser Dmax y de igual
acoplador 4n25 por su respuesta en
forma si la entrada es 60v el ciclo útil
frecuencia, la polarización fue la
debe ser Dmin, debido a la topología
siguiente:
V0
usada =D , entonces basta con La resistencia del diodo de entrada
Vi del opto acoplador fue calculada así:
solo cumplir una de las dos V PWM  V F ( opto )
condiciones y se abran cumplido RD  Ec (22)
ID
ambas.
Por lo tanto si se toma como valor de El colector fue tomado de un lm715
ciclo útil máximo (100%) 0V y como y se calcula la resistencia de colector
y se pone el ciclo útil de 100% en 5 VCC  VCE ( SAT )  VGS (th )
RC  Ec
volts entonces la diferencia de los IC
potenciales cuando la entrada es 40V (23)
y la salida 35 debe ser igual a Dmin Calculando las Ecuaciones anteriores
=0.612 entonces la diferencia de la tenemos:
entrada y la retroalimentación de la 15  1.5
salida debe ser igual a 5(1 – RD   270 y
50mA
Dmin)=1.94V y escogiendo el 15V  0.5V  4V
voltaje que viene del divisor de la RC   5.2 K
2mA

8
 Donde VGS = 4V para asegurar el V LINEA  V DRM  V DRM
disparo del dispositivo. Debido a que 125V  V DRM  600V
esto va al gate drive cuya entrada es Tomamos el 2V150,
la base de un bjt la corriente es Voltaje nominal de 240V
Voltaje RMS de 160V
pequeña se escoge de 5mA por lo
cual Rc=5.2k siendo el voltaje de 2.2.3 Diseño del Disipador.
pulso 5V.
Dispositivo de disparo se uso la
configuración del siguiente gate
drive:

2.2 Protecciones.
2.2.1 Fusible.
Para esta elección se tiene en cuenta
la corriente máxima que puede
soportar el MOSFET, ISM (rms) = 8 A. Figura4. Circuito
dado por el fabricante se elige un equivalente Eléctrico
fusible de 10 ARMS a un valor de Ahora procedemos a diseñar el
tensión de 250 V. Además el fusible disipador para esto debemos tener en
debe cumplir con los siguientes cuenta los siguientes parámetros
criterios de diseño dados por el fabricante:
IT(RMS)>Ifusible>ICarga(rms) Tj(max) = 150ºC. A = 25ºC.

32 A > 10 A > 1A (Cumple con la condición) Rθjc = 1ºC/W

Vfusible > VI(Max)
250V > 60V (Cumple con la condición)
I2tfusible ≤ I2tmosfet
I2tfusible = 18 A2s y I2tmosfet = 32 A2s
18 A2s ≤ 32 A2s (Cumple con la condición)
Rθja = 62.5ºC/W
La potencia de disipación se escoge a
partir de los datos del fabricante,
teniendo en cuenta la máxima
corriente posible. PD = 125W.

Se selecciono un fusible de
referencia #A25X2-1 el cual tiene un
I2t = 18 A2s, para cumplir con el
criterio de diseño.

2.2.2 Calculo del Varistor.

Esta selección se hace de acuerdo
con el voltaje de operación al que se Grafica 4. Vo para Vi (min) con Ii (min)
quiera trabajar y a la energía del
circuito, este debe cumplir los
siguientes requerimientos: 150C  25C
RSA   (1C / W  62.5C / W )
125W
RSA  62.5C / W
Escogemos un disipador de la
referencia HE530, el cual pueda
disipar la resistencia de disipación
calculada.

Figura 3. Circuito gate drive

2.3 Simulaciones.
El circuito de simulación se muestra De las anteriores simulaciones se
en la figura 5 Pag,10. obtienes los siguientes datos:
Porcentaje de regulación de línea (RL
Vo
%)=  100% para Vi con
Vo (vacio)
I0 (MAX)
36.32  34.19
RL   100%  6.08%
35
El factor de regulación de carga (R C
%) factor de potencia (V0 para I0 con
VI (MAX) x 100
Grafica 1. Vo para Vi (max) con Io (max)
Vo1 V
 o2
Rmax Rmin 1.037  1.24
  100  0.58
Vvacio 34
Factor de rizado
Vrms
 r %   100%  1.14%
Vo

IMAX V0 = 36.32V
Vi(max)=60 V
IMIN V0 = 43.43V
IMAX V0 = 34.19V
Grafica 2. Vo para Vi (max) con Ii (min) Vi(min)=40V
IMIN V0 = 36.83V
Rizado (RMS) =2.93mV

Tabla 1. Resultados de simulación

Grafica 3. Vo para Vi (min) con Ii (max)

3. Resultados
% de 3.1 Tabla Comparativa De Datos
Parámetro Teórico simulado
error
35 36.32 3.77
V0 35 43.43 19.4
35 34.19 0.19
35 36.83 2.31 3.2 Análisis de los resultados.
r 0.01% 1.14% 99.0 Se puede observar de la tabla (1) que
Tabla 2. Porcentajes de errores el voltaje permanece en un rango
(34.1V y 43.4V), el cual se mantuvo
cerca del valor dado por las premisas
de diseño (35V); esto para los
corrientes máximas y mínimas. Una
característica para resaltar es que el
circuito topología Buck, mantiene un
voltaje menor en su salida, este se
puede notar claramente en la tabla
(1), aunque exista un % de error alto
como es el caso de Vo (MAX) con I (MIN)
mostrado en la tabla (2).

8
 “Power –Switching Converters”.
Se puede observar de estas Simon S. Ang. Ed. Marcel Dekker
simulaciones que el factor de rizo no Inc.1995.
fue el esperado para lo diseñado.
Esto se evidencia en el porcentaje de
error de la tabla 2 el cual es de 99%.

4. Conclusiones.
Con este laboratorio se pudo
comprobar que controlando la
frecuencia de conmutación de
encendido y apagado del dispositivo
de potencia se mantiene un voltaje
regulado a partir de una tensión no
regulada.

Cuando se utiliza una frecuencia de

conmutación alta, se pueden reducir
las dimensiones de los componentes
del filtro pasa-bajos, debido a que
estos dependen directamente del
periodo de conmutación, por eso se
implemento a una frecuencia de
5KHz.
Se evidencio como los switches
conmutan a una frecuencia mucho Anexo
mayor que la de las variaciones de
las formas de onda de entrada y
salida del convertidor, para así crear
la señal PWM de control.

Se puede concluir en el diseño que

fue necesario implementar en la
atapa de acoplamiento un gate driver
para poder polarizar el Mosfet
correctamente ya que se polariza por
voltaje y no por corriente.

5. Bibliografía.
C.D. de Referencia entregado por el
Ing. Jaime Hernández.

“Power Electronics: Converters,

Applications and Design”. N.
Mohan, T. M. Undeland y W.P.
Robbins. 2° edición, Ed. John Wiley
& Sons, Inc., 1995.

8
Figura 5. Circuito simulado