Información: Acceso Hardware Del LTGG

Información
Acceso
Hardware del LTGG
A30808-X2720-H905-2-7818
Hardware del LTGG Información
Acceso
!
Nota importante respecto a la seguridad de productos
Determinadas piezas de sistemas eléctricos llevan aplicada siempre tensión. Algunas partes pueden
presentar también altas temperaturas de trabajo.
La no observación de estas condiciones y de las advertencias puede originar daños personales y ma-
teriales.
Por ello, partimos del supuesto de que los sistemas serán instalados y mantenidos únicamente por
personal cualificado y capacitado.
El sistema cumple con las exigencias estándar EN 60950. Todos los equipos conectados han de
cumplir con las medidas de seguridad aplicadas.
Copyright (C) Siemens AG 1999
Editado por el Grupo Redes de Comunicación Públicas

Hofmannstraße 51
D-81359 München
Reservada la posibilidad de modificaciones técnicas.

Las características y facilidades sólo tienen validez si se han
estipulado explícitamente mediante contrato escrito.
2 A30808-X2720-H905-2-7818
Información Hardware del LTGG
Acceso
Este documento abarca un total de 42 páginas. Todas las páginas corresponden al es-
tado 2.
Indice
1 Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2 Estructura . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
3 Funciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
3.1 Procesador de LTG (GP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
3.1.1 Módulo de la unidad de memoria de procesador (PMU) . . . . . . . . . . . . . . 11
3.1.2 Generador de reloj y multiplexor de señal (CGSM) . . . . . . . . . . . . . . . . . . 13
3.1.3 Módulo del control de enlace de señalización (SILCB/SILCD) . . . . . . . . . . 15
3.2 Matriz de LTG e unidad de interfaz de línea entre LTG
e SN (banda larga) (GSL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3.3 Unidades de señalización (SU). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
3.3.1 Módulo del generador de tonos (TOGC, TOGD) . . . . . . . . . . . . . . . . . . . . 21
3.3.2 Módulo de procesamiento de señal, digital (SPME) . . . . . . . . . . . . . . . . . . 22
3.4 Unidad de línea/troncal (LTU). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
3.4.1 Módulo de la unidad de interfaz digital (DIU30F) . . . . . . . . . . . . . . . . . . . . 25
3.4.2 Unidad de interfaz digital para interfaz de DLU local,
módulo B (DIU:LDIB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.4.3 Unidad de conferencia, módulo B (COUB) . . . . . . . . . . . . . . . . . . . . . . . . . 31
3.4.4 Equipamiento automático de prueba (ATE) . . . . . . . . . . . . . . . . . . . . . . . . 32
3.4.4.1 Módulo del equipamiento de prueba para medición y transmisión
de nivel (TEM:LE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
3.4.4.2 Equipamiento automático para medición de transmisión (ATE:TM) . . . . . . 33
3.4.5 Módulos para equipamiento controlado operacionalmente para
mensajes grabados (OCE:SPC, OCE:MUP) . . . . . . . . . . . . . . . . . . . . . . . 35
4 Abreviaturas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
5 Palabras clave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
A30808-X2720-H905-2-7818 3
Acceso
Figuras
Fig. 3.1 Diagrama en bloques del LTGG (ejemplo) . . . . . . . . . . . . . . . . . . . . . . . 10
Fig. 3.2 Diagrama en bloques del módulo PMU . . . . . . . . . . . . . . . . . . . . . . . . . 12
Fig. 3.3 Diagrama en bloques del módulo CGSM . . . . . . . . . . . . . . . . . . . . . . . . 14
Fig. 3.4 Diagrama en bloques del módulo SILCB/SILCD . . . . . . . . . . . . . . . . . . 17
Fig. 3.5 Diagrama en bloques del módulo GSL . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Fig. 3.6 Diagrama en bloques del módulo TOGD . . . . . . . . . . . . . . . . . . . . . . . . 21
Fig. 3.7 Diagrama en bloques del módulo SPME . . . . . . . . . . . . . . . . . . . . . . . . 24
Fig. 3.8 Diagrama en bloques del módulo DIU30F . . . . . . . . . . . . . . . . . . . . . . . 28
Fig. 3.9 Diagrama en bloques del módulo DIU:LDIB . . . . . . . . . . . . . . . . . . . . . . 30
Fig. 3.10 Diagrama en bloques del módulo COUB . . . . . . . . . . . . . . . . . . . . . . . . 31
Fig. 3.11 Diagrama en bloques del módulo TEM:LE . . . . . . . . . . . . . . . . . . . . . . . 33
Fig. 3.12 Diagrama en bloques del módulo ATE:TM . . . . . . . . . . . . . . . . . . . . . . . 35
4 A30808-X2720-H905-2-7818
Acceso
Tablas
Tab. 2.1 Estructura de hardware de una etapa de línea/troncal G (LTGG) . . . . . . 8
A30808-X2720-H905-2-7818 5
Acceso
6 A30808-X2720-H905-2-7818
Acceso
1 Introducción
La estructura del hardware del EWSD es completamente modular, con los subsistemas
formado el más alto nivel estructural. Un subsistema comprende unidades funcionales
de hardware cuyas tareas se implementan en módulos. Dependiendo de las tareas es-
pecíficas, se puede combinar un número de módulos de hardware en una unidad fun-
cional.
Esta descripción trata del hardware y firmware del subsistema del grupo G de línea/tron-
cal (LTGG).
De acuerdo con la aplicación, se puede distinguir dos variantes de LTGG:
• LTGG (función B) (LTGG(B)) para conexión de
– hasta cuatro enlaces de transmisión digital (PDCs/múltiplex primarios) para
DLUs con tasas de transmisión de 2048 kbit/s o para DLUs con tasa de transmi-
sión de 1544 kbit/s;
– hasta cuatro enlaces de transmisión digital (PDCs) para troncales digitales con
tasas de transmisión de 2048 kbit/s o hasta cinco enlaces de transmisión digital
(PDCs) para troncales digitales con tasas de transmisión de 1544 kbit/s;
– hasta cuatro accesos primarios (PAs) para PABXs RDSI de medio y gran porte
(abonados RDSI con PAs) con una tasa de transmisión de 2048 kbit/s;
– enlaces de transmisión digital con una tasa de transmisión de 1544 kbit/s para
acceso local de DLU.
– red de acceso (AN) a través de una interfaz V5.1 estándar ETSI.
Los troncales pueden conectarse a un LTGG(B) en combinación con DLUs y PAs
(si la tasa de transmisión es la misma).
• LTGG (función C) (LTGG(C)) para la conexión de
cuatro enlaces de transmisión digital (PDCs) para troncales digitales con tasas de
transmisión de 2048 kbit/s.
Los enlaces de transmisión digital pueden operarse con señalización por canal asocia-
do (CAS) o con señalización por canal común (CCS).
La conexión entre LTGG y la matriz de conmutación (SN) redundante son suministra-
das por un múltiplex digital secundario (SDC). La tasa de transmisión en el SDC del
LTGG a la SN y viceversa es de 8192 kbit/s (8 Mbit/s). Cada uno de estos sistemas mul-
tiplex de 8 Mbit/s posee 127 time slots, cada uno con 64 kbit/s para información de
usuario, y un time slot con 64 kbit/s para mensajes de señalización.
A30808-X2720-H905-2-7818 7
Acceso
2 Estructura
El hardware de LTGG está dividido en las siguientes unidades funcionales:
– procesador de LTG (GP);
– matriz de LTG y unidad de interfaz de línea entre LTG y SN (banda ancha) (GSL);
– unidad de señalización (SU);
– unidad de línea/troncal (LTU).
La tabla 2.1 muestra la estructura de hardware del LTGG incluyendo las corresponden-
cias entre las unidades funcionales, módulos y firmware en el subsistema de software.
Unidad funcional Módulo Firmware en el Ítem

subsistema de
software
Procesador de LTG (GP) PMU BO 3.1.1

CGSM 3.1.2
SILCB/D VF 3.1.3
Matriz de LTG y unidad de interfaz de línea entre LTG GSL 3.2
y SN (banda ancha) (GSL)
Unidad de señalización (SU) TOGC/D JLTOG 3.3.1
SPME JCRFW 3.3.2
Unidad de línea/troncal (LTU) DIU30F GO 3.4.1
DIU24D GJ 3.4.1
DIU:LDIB GO 3.4.2
COUB L6 3.4.3
TEM:LE 3.4.4.1
ATE:TM 3.4.4.2
OCE:SPC JINFW 3.4.5
OCE:MUP 3.4.5
Tab. 2.1 Estructura de hardware de una etapa de línea/troncal G (LTGG)
8 A30808-X2720-H905-2-7818
Acceso
A30808-X2720-H905-2-7818 9
Acceso
3 Funciones
La figura 3.1 es un diagrama en bloques de las unidades funcionales del LTGG con sus
módulos asociados. Los módulos se describen individualmente en los ítems subse-
cuentes.
SU SPHO/I0*) GSL
TOGC/D Parte da Parte da
RM:CTC SPHI1*) GS/ LIU
SPME SIHO/I SPMX
LTU0
SPHO/I2 *)
DIU30 SIHO/I
SN0
SPHO/IL 8 Mbit/s
LTU3 8 Mbit/s
SPHO/I5 *) SN1
DIU30 SIHO/I
LTU4
SPHO/I6 *)
SPME SIHO/I
SPHO/I10 *)
SIHO para LTU/SU

SIHI de la LTU/SU
*) 2 Mbit/s
CDAM/CDIM SYNI MCHO/I
*) sólo para
LTGG en la SILCB*) CGSM
función B SILCD**)
**) sólo para

LTGG con la
interfaz V5.1
PMU
Bus GP
Fig. 3.1 Diagrama en bloques del LTGG (ejemplo)
10 A30808-X2720-H905-2-7818
Acceso
3.1 Procesador de LTG (GP)

La unidad funcional procesador de LTG (GP) es una unidad de control independiente.
El GP controla las unidades funcionales de la LTG.
En la LTGG, está compuesta por los siguientes módulos (ver la figura 3.1):
– unidad de memoria de procesador (PMU);
– generador de reloj y multiplexor de señal (CGSM);
– control de enlace de señalización, módulo B (SILCB) cuando DLUs y PAs están co-
nectados a una LTGG o
control de enlace de señalización, módulo D (SILCD) cuando están conectadas re-
des de acceso.
3.1.1 Módulo de la unidad de memoria de procesador (PMU)

El módulo de la unidad de memoria de procesador (PMU) substituye a los módulos an-
teriores PU/SIB y MU en la LTG; todas las funciones de estos dos módulos son total-
mente simuladas en un módulo PMU. Básicamente, el µP8086 ha sido substituido por
el µP80386 más eficiente, el mismo que emula de forma compatible al µP8086 en el
modo real. La memoria anterior externa se implementada como una memoria local. To-
das las demás funciones de PU/SIB y MU son implementadas po completo, pero utili-
zando otros medios técnicos. Este es el caso especialmente para las funciones de
detección de errores y de memoria de registrador ATM, para el buffer de señal y para
las interfaces de sistema anteriores. Estas funciones PMU básicas son controladas por
el µP80386 en ves de por el µP8086 utilizando los mismos comandos.
El µP80386 posee dos modos de operación: el modo real y el modo protegido. En el
modo real, los comandos del µP8086 son emulados y se direcciona directamente un
área de memoria de hasta 1 Mbyte. Utilizando la función ATM, esta área de dirección
puede expandirse a 8 Mbytes en superposiciones.
Las diferencias entre el modo de operación real utilizando el µP80386 en la PMU y el
modo de operación real utilizando el µP8086 en el módulo PU/SIB se refieren a las si-
guientes características de servicio:
– la velocidad de procesamiento del µP80386 es más rápida en un factor de aproxi-
madamente 3;
– algunas interrupciones del procesador poseen diferentes significados;
– algunas de las funciones implementadas con tecnología diferente deben ser inicia-
lizarse de forma diferente o interrogarse de forma diferente en el programa de
bootstrap. Estas diferencias en el desempeño de la operación se compensan en la
PMU por medio de software, por ejemplo, por la inserción de estados adicionales
de espera, por un nuevo programa de bootstrap y por la inserción de un número de
patches de adaptación. Estas son las únicas diferencias.
En el modo protegido, la µP80386 puede direccionar un área de memoria de hasta 4
Gbytes directamente por medio de 32 bits de dirección, consecuentemente tornando in-
necesarias las técnicas de superposiciones complicadas y dinámicamente ineficientes,
utilizando la función ATM. Junto con la ganancia dinámica, esto constituye una ventaja
importante del modo protegido con el µP80386, lo que es totalmente explorado por la
PMU.
El firmware de la PMU está compuesto por el programa de bootstrap BOOT en el sub-
sistema de software BO. La figura 3.2 es un diagrama en bloques de las funciones de
la PMU.
A30808-X2720-H905-2-7818 11
Acceso
BCU µP Memoria de Detección y

ASIC 80386 4/8 Mbytes corrección de
errores
Interfaz de
puerta I/O
Bus de datos
(32 bits) Bus de
control
32
MUX
para memoria
16
Interfaz
SMXC
Boot MCU SIB
EPROM ASIC ASIC
64k×16
16
MUX
8 GCG, SILC
e interfaz
externa
bus de
dirección de
20 bits
bus de datos
de
16 bits
Bus de datos (16 bits)
PIC
8259 Interfaz de
interrupción
Bus de control
Bus de dirección
Bus de datos (8 bits)

PMU
Fig. 3.2 Diagrama en bloques del módulo PMU
12 A30808-X2720-H905-2-7818
Acceso
3.1.2 Generador de reloj y multiplexor de señal (CGSM)

El módulo del generador de reloj y multiplexor de señal (CGSM) substituye de los mó-
dulos a GCG:LTGY y a SMXC. La figura 3.3 es un diagrama en bloques de las funcio-
nes del CGSM.
• Función GCG:LTGY
Las funciones PLL con función de conmutación (comando LTGCLAC) se asumen
con la parte de control integrada en el ASIC CSC (controlador de reloj y de señal).
El VCO utiliza un oscilador de cuarzo externo con precisión de 16 MHz y las partes
de PLL, tales como discriminadores de fase, también son hechas de componentes
discretos. El PLL se sincroniza a los dos relojes de SN de 8 kHz, suministrados por
la parte de la LIU da GSL.
Un oscilador de 12,3 MHz suministra la señal de temporización necesaria para sis-
temas PCM24. La parte del circuito solamente es equipada si se la necesita.
Las funciones para monitoreo y prueba del PLL permanecen inalteradas.
Como antes, dos multivibradores monoestables (watchdog) monitorean el software
de la PMU en lo que se refiere a loops sin fin. Si no son reposicionados cíclicamente
por la PMU, su vencimiento genera el reposicionamiento de la PMU.
Para mantener la compatibilidad del software del GP, ningún chip HSCC o HSCX
puede utilizarse para la primera generación del controlador HDLC del tipo 8273. El
chip DMA 8253 debe retenerse por motivos de compatibilidad. Estos chips, que
transfieren la información serial de canal de mensaje a la memoria de la PMU, serán
substituidos posteriormente por un ASIC.
• Función SMXC
Hasta aquí, el SMXC tenía que distribuir de forma síncrona la información serial ve-
nida con 2 Mbit/s de la parte SIB de la PMU en la línea SIBO para las líneas SIHO.
Dentro de 4ms el SMXC debe proveer un “burst” de 2 Mbit/s con 3,9us de duración
para cada puerta. El multiplexor de señal todavía genera las señales de dirección
SLCS asociadas (selector de placa de línea serial para voz SPHI/O), SSCS (selec-
tor de placa de señal serial para señalización) y LDDA (datos de carga) para trans-
ferencia da información serial de SSCS y SLCS para estas tareas y en el sentido
opuesto.
Para SIHI 0 ... 15, ha sido conectada una supresión de ruido para highways indivi-
duales por el GP en el sentido de entrada, que fue implementado por uno de un cir-
cuito HWLL (“last look” de hardware) triple. Las señales obtenidos se multiplexaron
junto con la línea SIBI de 2 Mbits para la PMU.
Todas estas funciones de SMX son realizadas por el ASIC en el CGSM. Se retiene
la posibilidad anterior de realimentación del SMX que se utilizaba hasta ahora para
la prueba de rutina. Se suministra una posibilidad de realimentación individual de
canal como avance (el actual software del GP aún no puede hacer uso de esto).
A30808-X2720-H905-2-7818 13
Acceso
SIBI para
parte SIB
Función de SMX ASIC:CSC
de la PMU
2 Mbit/s SIHO
Last look de hardware
MUX CDIM
SIBO de la
parte SIB de
la
PMU SIHI
Generación de dirección
2 Mbit/s
SYN0
reloj SN0 CDAM mismo
de la LIU que el CDA
SSCS, SLCS antiguo,
Pulso de reloj señales LDDA SPHO11,
con PLL 16 MHz SIHI 13
y 12,3 MHz
SYN1 Relojes internos

Reloj SN1 de la LTG
de la LIU
(8 kHz)
MCH0
64 kbit/s
de y para la
parte de la LIU
de la GSL
HDLC
8273
DMA
8257
Bus de
datos del
control de
dirección de HDLC
la PMU 8273 MCH1
64 kbit/s
de y para la
parte de la LIU
de la GSL
Señales de Watchdog Señales de reset

reset y de con para la
prueba de la circuito de reset PMU
PMU
CGSM
Fig. 3.3 Diagrama en bloques del módulo CGSM
14 A30808-X2720-H905-2-7818
Acceso
3.1.3 Módulo del control de enlace de señalización (SILCB/SILCD)

El control de enlace de señalización, módulo B (SILCB) controla un número de rutas de
señalización (rutas HDLC) para una LTG. Cada una de estas rutas controla una DLU o
un PA (acceso primario).
El control de enlace de señalización, módulo D (SILCD) trata de los protocolos para
DLUs y PAs (lo mismo que el módulo SILCB), pero también trata el protocolo para la
interfaz V5.1 para la LTG.
Estructura funcional del hardware

La figura 3.4 muestra el contexto funcional del módulo SILCB/D y sus interfaces en el
ambiente de hardware, de acuerdo con lo descrito abajo:
– interfaz del GP;
– sistema de microprocesador;
– interfaz da GS;
– interfaz V.24 e interfaz de display (opcional).
Interfaz del GP
El GP direcciona el módulo SILCB/SILCD como un conjunto de puertas de entrada/sa-
lida. Cada SILCB/SILCD posee dos interfaces separadas (0 y 1) que están, cada una,
atribuidas permanentemente a una ruta HDLC en el modo compatible. Los siguientes
tipos de acceso al módulo SILCB/SILCD son posibles para cada dirección de hardware:
– entrada o salida de datos en el interfaz 0 ó 1;
– control de entrada y salida en la interfaz 0 ó 1;
– interrogación del registrador de estado del hardware;
– reset de hardware del módulo SILCB/SILCD;
– reset de puerta SILC.
Sistema de microprocesador
El sistema de microprocesador del SILCB/SILCD se compone básicamente de lo si-
guiente:
– µP80386SX;
– ASIC chip SBCT;
– cuatro controladores de interrupción conectados en cascada;
– memoria (RAM e EPROM).
El µP80386SX es un microprocesador de 32 bits con un bus de dirección de 24 bits y
un bus de datos de 16 bits. Es totalmente compatible con el software del 80386DX.
El chip controlador de bus y temporizador ASIC SILCB (SBCT) contiene, básicamente,
al generador de reloj/reset, al controlador de bus y a diversos temporizadores.
Se puede disparar diversas interrupciones de hardware en el SILCB/SILCD CPU por
medio de cuatro controladores de interrupción conectados en cascada (PIC0...PIC3).
La memoria del SILCB/SILCD está compuesta por varios chips RAM estáticos y un chip
EPROM. El área de la RAM empieza siempre en la dirección 0 y se extiende en orden
ascendiente continua al nivel de capacidad específico. Con la ayuda del chip SBCT, el
hardware puede direccionar hasta 8 chips de, como máximo, 512 K x 8 bits, permitien-
do, de esta manera, una configuración máxima de 4 Mbytes. El chip EPROM puede ac-
cesarse simultáneamente en dos áreas de dirección.
El firmware del SILCB/SILCD está implementado en el subsistema de software VF.
A30808-X2720-H905-2-7818 15
Acceso
Interfaz de la GS
Hasta 6 chips HSCX sirven para soportar hasta 12 rutas HDLC. Cada HSCX posee dos
controladores HDLC programables de forma independiente, soportando cada uno a un
canal serial de transmisión y recepción. Cada uno de los 6 chips HSCX controla su
interoperación con la CPU del SILCB/SILCD a través de una interrupción de hardware.
Los chips HSCX se operan en el RELOJ MODE 5 (time slots) que, además del reloj de
bit, necesita un reloj de cuadro. El reloj CKA (2,048 MHz) se utiliza como reloj de bit.
Visto que el bit de alineación de supercuadro SYPB_H alinea solamente cada 32o cua-
dro (con 32 canales cada uno), se genera un reloj de cuadro de 8 kHz (FSC) sincroni-
zado al SYPB_H en el ASIC chip SBCT a partir del reloj CKA.
Interfaz V24 e interfaz de display (opcional)

La interfaz V.24 se compone de un conector Cannon de 9 pines en el escudete o en el
submódulo de prueba del módulo SILCB/SILCD. Las líneas da interfaz V.24 son sopor-
tadas por un chip UART (receptor/transmisor universal asíncrono). Un driver de línea y
un chip de receptor se insertan entre el chip UART y el conector Cannon, con la finali-
dad de alineación de nivel.
16 A30808-X2720-H905-2-7818
Acceso
GP Bus del GP (conectado parcialmente)

Bus de dirección de 8 bits
Bus de datos de 8 bits
SILCB/SILCD
Interfaz GP
(FIFO/registrador) Interrupciones
Reloj de 32 MHz
µProcesador Controlador de
interrupción
SBCT RAM
GCG:LTG
Reloj de 2 MHz
Interfaz V24/de EPROM

display
PC/terminal
Sistema de µP
Interfaz
GS/SPMX(HDLC)
SPHI 10/9
GS
Fig. 3.4 Diagrama en bloques del módulo SILCB/SILCD
A30808-X2720-H905-2-7818 17
Acceso
3.2 Matriz de LTG e unidad de interfaz de línea entre LTG

e SN (banda larga) (GSL)
El módulo de la matriz de LTG y unidad de interfaz entre LTG y SN (banda ancha) (GSL,
figura 3.5) substituye las funciones del SPMXA anterior, los módulos GSC, PSC, MCAA
y MCAB de la GS y de la LIU.
La parte de la GS se comprime utilizándose el ASIC PSX (conversor serie-paralelo y
paralelo-serie) que trata de la preparación secuencial de la información suministrada en
las 12 highways de las señales de voz y en la conexión de la LIU para grabación en la
memoria de voz. Después de la lectura de la memoria, el ASIC PSX distribuye la infor-
mación a las líneas de salida serial. Para la selección de una línea de entrada de 8
Mbit/s en la entrada del conversor serie-paralelo, el
multiplexor conmuta a la señal interna de la parte de la LIU o recibe la información de
un módulo LIU separado en la substitución del SPMXA.
Otro ASIC, la unidad de memoria de control (CMU), contiene a las direcciones en las
cuales el contenido debe leerse de la memoria de voz y también la información de ajus-
te para la unidad de conferencia y de atenuación. A diferencia del anterior control GSC
a través de un microprograma de programación fija, se utiliza un sistema de microcom-
putador especial, basado en el 80C188, para controlar la función GS/SPMX.
La memoria de voz sirve para generar hasta 64 conferencias de tres vías, junto con la
unidad de atenuación ATT (unidad de atenuación) y la unidad de conferencia CONF.
Como la interfaz del GP, la GS utiliza la función conjunta del GSLI ASIC para la parte
de SMX del módulo CGSM. Las líneas CDIM (de entrada) y CDAM (de salida) substitu-
yen a las anteriores líneas de ajuste para GS CDI, CDA, SPHI/O11 y SIH 13/14.
El módulo GSL contiene una parte de la LIU además de la parte de la GS. Después de
que la señal “push-pull” simétrica ha sido convertida por la SN, un chip EMU especial
(EMU unidad de memoria de ecualización, idéntica a la EMU de la SN) implementa la
función de retardo de propagación, es decir, de grabado en la EMU con el reloj de SN
y de FMB, leido nuevamente con el reloj LTG interno y puede almacenar temporalmente
un cuadro completo (125us). La LTG también extrae el canal de mensaje de la EMU y
lo pasa a los controladores HDLC del módulo CGSM como 64 kbit/s.
Las funciones centrales de la LIU se encuentran implementadas principalmente en el
ASIC GSLI (matriz de LTG y unidad de interfaz de línea entre LTG y SN (banda ancha)).
La función de multiplexor de este chip substituye a los diversos multiplexores discretos
del módulo LIU. En vista de que la función de multiplexor puede ajustarse a canales in-
dividuales, se suministra una memoria de control especial para esto en el chip GSLI. La
información de ajuste para ello es recibida por el GSLI por medio de la línea CDIM.
La función de multiplexor inserta los dos canales de mensaje venidos del módulo CGSM
con 64 kbit/s en el time slot 0 adecuado del SDC de 8 Mbit/s. En el sentido de recepción,
el multiplexor selecciona las dos partes de la SN. Para la función lado B del COC, el
multiplexor trata de la realimentación para la parte SN en el estado operacional inactivo
(STB).
La función COC se implementa a través de un TPAG (generador de estándar de prue-
ba) en el GSLI y 3 circuitos de receptor TPAEC 1 ... 3, de acuerdo con la función ante-
rior, mientras el resultado del COC es informado al GP por medio de la línea CDIM. La
prueba del COC ocurre, como antes, transmitiéndose dos veces un contador de 4 bits
incrementado a cada 4ms, en este caso un valor de contador es complemento y se lo
transmite alternativamente a intervalos de 2ms.
18 A30808-X2720-H905-2-7818
Acceso
Para aplicación futura, están previamente definidas una función de prueba para co-
nexiones permanentes (NUC) y una vía de conversación de autosupervisión. En la
prueba K0 (aún no implementada), un estándar de prueba se inyectará a través del mul-
tiplexor de la LIU y de la parte de la GS en el time slot 0, que ya se borró en la EMU, y
se realimentó en una DIU. La señal que se desacopla nuevamente en el multiplexor de
la LIU, se compara a la que se transmitió.
En vista de que NUC sólo suministra una conexión de estrato 1 de acuerdo con el mo-
delo OSI de 7 estratos, el usuario es el responsable por el monitoreo. Sin embargo, para
eliminar un error en la parte del EWSD, se ejecutan diversas etapas de prueba (con
software que se implementará futuramente), cuya parte esencial está en el módulo GSL
en el
multiplexor de la LIU y la parte NUCT de los GSLI-ASICs.
El firmware del GSL está implementado en el subsistema de software GS. La figura 3.5
es un diagrama en bloques de las funciones del módulo GSL.
A30808-X2720-H905-2-7818 19
Acceso
SPHI 0 GSL
CONF
PSX
SPHI 11
SM ATT
MUX S→P
SPHIL de 1 de
8 Mbits en la 2
LIU externa
CMU
SPHO 0
P→S
SPHO 11
RAM
CPU
EPROM
Parte de
SMX del
CGSM ASIC
CDIM
GSLI
CDAM SMX-Int.
LIU-CM
TPAG
SN0
8Mbits
SN0 de LIU-MUX
8 Mbits
EMU
Sn1
SN1 de 8Mbits
TPAEC 1 SN ACT
8 Mbits
EMU
Chip TPAEC 2 SN STB
HDLC
de
CGSM MCH0 TPAEC 3 LTG
MCH1
MCH0
NUCT
MCH1
Fig. 3.5 Diagrama en bloques del módulo GSL
20 A30808-X2720-H905-2-7818
Acceso
3.3 Unidades de señalización (SU)

La unidad de señalización (SU) es una unidad lógica que aloja varios módulos. Son es-
tos módulos posibles para el LTGG:
– generador de tonos de la LTG con/sin receptor integrado para prueba de continui-
dad (TOGD/TOGC);
– receptor de código (CR).
Los módulos de la SU se conectan al GSL a través de una highway de las señales de
voz y al GP por medio de una highway de señalización. Estos módulos reciben coman-
dos del GP y le notifican sobre señales recibidas. De esta manera, el GP controla a los
módulos de la SU utilizando señales de dirección.
3.3.1 Módulo del generador de tonos (TOGC, TOGD)

El módulo del generador de tonos (TOGC) se utiliza en la LTG para generar los tonos
necesarios de procesamiento de llamada y de señalización. En una segunda variante
permitida solamente para el LTGG, el módulo también está equipado con un receptor
RM:CTC, con cuatro puertas de receptor y se conoce como módulo del generador de
tonos (TOGD, figura 3.6).
TOGD SPHI0,1
SPHI0
GS
DSP
TOG Ventanas de SW
GP
SPHI1
TOGEN
CKB
CKB
Interfaz de Circuito
sistema lógico de GCG
SYPB temporiza-
ción y SYPB
sincroniza- GCG
ción
SPHO SIHO/I
GP
SIHO
DSP
SIHI RM:CTC SPHO
GS
SIHEN
Fig. 3.6 Diagrama en bloques del módulo TOGD
Función del generador de tonos

El módulo del generador de tonos utiliza el procedimiento de difusión (“broadcasting”),
en el cual todos los tonos están disponibles simultáneamente en hasta 64 canales. Los
tonos se conectan y conmutan en el GS/SPMX. Consecuentemente, el TOG no nece-
sita una interfaz de comando/mensaje al sistema.
A30808-X2720-H905-2-7818 21
Acceso
El TOG genera señales adicionales que sirven para sincronizar tonos cadenciados con
el software del GP (ventanas de software) y para controlar transmisores CAS en los mó-
dulos DIU.
Los tonos pueden asumir diferentes formas:
– tonos estacionarios;
– tonos cadenciados
con rampa on-off (sin “click”),
sin rampa on-off;
– tono compuesto hecho de diversos componentes sinusoidales.
Los parámetros de los tonos individuales dependen de las exigencias específicas de
cada país, teniendo como resultado una gran cantidad de variantes nacionales. El fir-
mware debe ser de fácil adaptación a las diferentes variables. Todo el firmware TOG
está alojado en una única EPROM y está implementado en el subsistema de software
JLTOG.
Como contrapartida al TOG anterior, los tonos ya no se calculan en el módulo; en lugar
de eso, se emiten muestras existentes, las cuales ya están en una forma compacta. Las
muestras se leen de una ROM y se emiten en las vías de conversación (con una tasa
de muestreo de 8000 muestras/segundo). De modo a limitar la cantidad de datos impli-
cados, el sistema saca ventaja del hecho de que los tonos sinusoidales (incluyendo los
tonos compuestos) pueden dividirse en segmentos periódicos y, consecuentemente,
repetirse.
La cantidad de muestras necesaria durante tal periodo depende de la tasa de muestreo
y de las frecuencias de los componentes individuales de tonos. Este número varía in-
mensamente como una función de estas frecuencias.
De modo que genere un tono estacionario o un pulso de tono de duración más larga,
este segmento periódico se repite por un número específico de ciclos (de acuerdo con
la duración del pulso deseada). Se puede tratar componentes de tono único o breve
(rampas on-off, breves pulsos de tono) como un segmento completo.
Función RM:CTC
En la señalización por canal común, as vías de conversación analógicas deben verifi-
carse en relación a la continuidad, antes de interconectarse. Este receptor debe estar
de acuerdo con las recomendaciones del ITU-T.
Para la prueba de continuidad de acuerdo con el ITU-T, se utiliza un tono de 2000 Hz
en sistemas analógicos y se utiliza un tono de 2010 Hz en un sistema digital; la frecuen-
cia, el nivel y la duración de este tono se evalúan en el receptor.
Las señales de voz para el receptor RM:CTC se aplican a 4 de 32 time slots de la hig-
hway de las señales de voz (SPHO) en la entrada serial del procesador de señal digital
(DSP). La comunicación con el GP a través de la highway de señalización también es
ejecutada por el DSP, utilizando una segunda interfaz DSP serial. Así, los comandos
son transferidos al DSP a través de SIHO y mensajes son transferidas del DSP al GP
a través de SIHI. La salida no utilizada de la primera interfaz serial se utiliza para con-
trolar el driver de salida de SIHI en la interfaz de sistema.
3.3.2 Módulo de procesamiento de señal, digital (SPME)

El módulo de procesamiento de señal, ampliado (SPME, figura 3.7) sirve como base
para la implementación de receptores universales de señalización para la LTG. El hard-
ware del módulo también posee firmware básico, proyectado para permitir que el hard-
22 A30808-X2720-H905-2-7818
Acceso
ware se utilice como un receptor de señalización, e incorpore todas las funciones hasta
aquí implementadas por otros módulos. El firmware básico también contiene la técnica
de seguridad ampliada y se puede fácilmente ampliarla para aplicaciones futuras. El fir-
mware está implementado en el subsistema de software JCRFW.
Tareas del SPME

El SPME suministra a la LTG ocho receptores universales de código de señalización.
Cada módulo de receptor puede conmutarse individualmente a diferentes sistemas de
señalización, tales como un código MFC (CRM) o selección por teclado (CRP).
El SPME se puede adaptar fácilmente a exigencias específicas (de país). Los datos ne-
cesarios se combinan en un módulo de configuración (firmware en el subsistema de
software JCRFW).
El SPME tiene una función de autoprueba para acortar el tiempo de detección de erro-
res en la LTG.
Estructura funcional del hardware

La figura 3.7 muestra la estructura funcional del módulo de receptor de código. La uni-
dad de procesador de control (MC) y la memoria de programa externa (PRM) asociada
y la memoria de datos externa (DAM) forman el componente central del módulo. El pro-
cesador de control controla los módulos SMX, IOL, MTS, DSP y DSPB. El área de di-
rección de 64 kbytes del procesador de control se divide en una memoria de programa
externa de 32 kbytes, una memoria de datos externa de 8 kbytes y de 16 bytes para
cada uno de los otros módulos controlados por el procesador de control. La codificación
de dirección se realiza en el módulo de decodificador chip select (CHIPS). Los mensa-
jes se intercambian con el GP a través del módulo de multiplexor de señales (SMX), en
el que los datos seriales de bit de/para el GP se convierten y están disponibles para el
procesador de control en paralelo al intercambio de datos asíncrono. Las líneas de con-
trol para el ajuste de los módulos de software alojados en el módulo de hardware se
decodifican y almacenan en el módulo de entrada/salida (IOL). Este módulo también
puede utilizarse para leer la codificación de la posición de montaje para el módulo (en-
laces en la placa posterior de cableado de la LTG).
El componente central de hardware para la función de receptor de código comprende
dos módulos idénticos DSP y DSPB. Cada módulo contiene ocho procesadores de se-
ñal digital para el procesamiento de señales modulados por codificación de pulsos
(PCM). Cada procesador de señal puede implementar hasta cuatro funciones de recep-
tor de señalización. Las señales interpretadas son entonces transferidas al procesador
de control a través del bus de datos. Ahí se las somete al procesamiento temporal y se
las informa como una señal al GP. Las señales PCM seriales de bit del canal SPHO/I
pueden conectarse a las respectivas funciones de receptor de código a través del mó-
dulo de memoria de conmutación temporal (MTS).
Para estar apto para operar el SPME en todos los LTGs, algunas señales de sistema
deben autogenerarse en el módulo del generador de tonos del sistema (SYTG). De
modo a que se obtenga una lógica de procesamiento bien definida en sincronismo con-
trolado por reloj, todos los relojes de módulo y contadores se sincronizan en el módulo
del generador de reloj (CLKG).
El módulo watchdog (WD) es el responsable por el monitoreo del software. El módulo
de lógica de control de tensión (VCL) monitorea la tensión de operación. Si se sobrepa-
sa un limite de tolerancia en uno de estos módulos, se genera inmediatamente una se-
A30808-X2720-H905-2-7818 23
Acceso
ñal de reset, la misma que reposiciona directamente los módulos MC, IOL y CHIPS a
sus estados iniciales.
SPME
GS/SPMX SPHI
SPHO
MTS DSP
CKA
SYTG CLKG
GCG SSCS
LDDA
DSPB
PRM
SIHI
Líneas de
control de
SMX/GP SIHO módulo
SMX DAM IOL
WD MC CHIPS
Líneas de
selección de
placa serial
VCC VCL
GND
SCS0...3, QCS
Fig. 3.7 Diagrama en bloques del módulo SPME
24 A30808-X2720-H905-2-7818
Acceso
3.4 Unidad de línea/troncal (LTU)

La unidad de línea/troncal (LTU) es una unidad lógica que puede alojar diversas unida-
des funcionales. La tarea de estas unidades es la de adecuar líneas conectadas a las
interfaces internas de la LTG y la de ecualizar los retardos de propagación (sincronismo
del reloj de sistema y de línea). Ellas también procesan la señalización de y hacia las
líneas conectadas.
Las unidades funcionales descritas en seguida pueden insertarse en la LTU (las unida-
des funcionales pueden mezclarse en donde sea funcionalmente relevante).
3.4.1 Módulo de la unidad de interfaz digital (DIU30F)

El módulo de la unidad de interfaz digital (DIU30F, figura 3.8) sirve como un módulo de
interfaz para la conexión de un enlace PCM al sistema EWSD.
El DIU30F puede ajustarse para señalización por canal asociado (CAS) o para señali-
zación por canal común (CCS).
Las unidades funcionales de la DIU30F son las siguientes:
Interfaz PCM30
La interfaz PCM30 desempeña las siguientes funciones:
Transmisor/receptor HDB3
La señal PCM30 se transfiere en el código HDB3 entre el equipamiento terminal de lí-
nea (LTE) y DIU30F. Las conexiones de la DIU son oscilantes.
Sincronismo de cuadro de pulsos
Se decodifica la señal HDB3 recibida del componente receptor. Para sincronizar el cua-
dro de pulsos, la palabra de alineación de cuadro y la palabra de servicio se buscan en
el flujo de bits. Los cuadros de pulsos se consideran síncronos si la secuencia palabra
de alineación de cuadro - palabra de servicio - palabra de alineación de cuadro ha sido
detectada.
Alineación de cuadro
Debido a la diferencia en la relación frecuencia y fase, la señal PCM30 debe convertirse
del reloj de ruta en el pulso de reloj de la central para procesamiento.
Sincronismo de multicuadro CRC4
El procedimiento CRC4 se suministra en el DIU30F de manera que proteja el sincronis-
mo del cuadro de pulsos de un bit de alineación de cuadro falso. En este procedimiento,
se forma un multicuadro de 2ms y se lo divide en segmentos de 1ms.
Alarmas de enlace PCM30:
– ausencia de señal de entrada;
– señal de indicación de alarma;
– pérdida de alineación de cuadro;
– bit D en la palabra de servicio del cuadro de pulsos
– resbalo de cuadro;
– error de bit;
– violaciones de código.
Generación de cuadro PCM
El DIU30F inyecta el cuadro de pulsos, el cuadro CRC4 y el cuadro de señalización en
el flujo de bits de 2 Mbit/s, recibido del GS/SPMX. La información recibida del enlace
A30808-X2720-H905-2-7818 25
Acceso
PCM30 se interconecta al GS/SPMX sin modificaciones. Esto incluye las siguientes fun-
ciones:
– bit de alineación de cuadro;
– multicuadro CRC4.
Cuando se activa el procedimiento CRC4, el bit de alineación de multicuadro CRC4
se inyecta a partir de FAU30 en el primer bit de la palabra de servicio del cuadro de
pulsos. Los bits de prueba CRC4 se insertan en el primer bit de la palabra de ali-
neación de cuadro. Si la función bit inicial de transmisión está activada, se devolve-
rá un bit inicial = 0 a la central opuesta para cada error CRC detectado del lado de
recepción;
– palabra de servicio del cuadro de pulsos;
– cuadro de señalización.
Conexión de fibra óptica
El enlace PCM30 puede conectarse al DIU30F a través de un cable de cobre o de una
fibra óptica. El componente de transmisión/recepción óptica está alojado en la carcaza
del conector de cables.
Datos de desempeño de PDC
Además de proteger contra un bit de alineación de cuadro falso, el procedimiento CRC4
también se utiliza para generar los datos de desempeño de PDC. Con esta finalidad, el
DIU30F emite los siguientes mensajes al GP:
– tiempo inactivo;
– minuto degradado;
– segundos errados;
– segundos severamente errados.
Procesador de la DIU
El DIU30F es controlado por un procesador 8032. Está provisto de una memoria de pro-
grama externa de 32 kbytes y de una memoria de datos externa de 8 kbytes. La infor-
mación de control es intercambiada entre el procesador de la DIU y el hardware de
módulo, parcialmente a través de las puertas del procesador y parcialmente por medio
de un área de entrada/salida (mapeamiento de memoria). El procesador posee una fre-
cuencia de reloj de 16 MHz y un ciclo de comandos de 0,75ms. Un watchdog, que se
necesita disparar a cada 100ms, ha sido suministrado para monitorear el flujo de pro-
grama. Si el watchdog expira, el procesador de la DIU se reposiciona periódicamente y
la señal de indicación de alarma (SIA) se transmite en la ruta PCM30.
Por DIU30F están disponibles 8 bytes para el intercambio de información entre el
DIU30F y el GP. Los puntos de conector BDS0 y BDS1 identifican la división de montaje
y consecuentemente, a los bytes del canal SMX central atribuidos al DIU30F.
Procesador de CAS
Para CAS, el canal de señalización es tratado por un procesador 8032. Está provisto de
una memoria de programa externa de 32 kbytes. La información de control es intercam-
biada entre el procesador de CAS y el hardware del módulo, parcialmente a través de
las puertas del procesador y parcialmente a través de un área de entrada/salida (ma-
peamiento de memoria).
Tareas del procesador de CAS
– sincronismo del cuadro de señalización;
– interfaz SMX del procesador de CAS utilizada para el intercambio de palabras de
señalización entre DIU30F y GP.
26 A30808-X2720-H905-2-7818
Acceso
Controlador de la vía de conversación

Los canales de 64 kbit/s de las diversas unidades funcionales conectadas (procesador
de CAS, GS/SPMX, FAU30, etc.), se interconectan en el controlador de vía de conver-
sación de acuerdo con las instrucciones de ajuste del GP.
Secuenciador de hardware
El secuenciador de hardware posee un contador de 10 bits y una PROM. El contador
divide el pulso de reloj del sistema (CKC) (8,192 MHz) en 4,096 MHz y 2,048 MHz y
suministra las direcciones para acceso de la PROM. Los pulsos de reloj se distribuyen
en el módulo. En la PROM se programan varias señales y puntos en el tiempo para el
control de las secuencias de hardware.
El firmware de la DIU30F está implementado en el subsistema de software GO.
Lo mismo se aplica a la unidad de interfaz digital (DIU24D) de 1544 kbit/s. En el caso
de sistemas PCM24, se lo utiliza con 24 canales en el enlace de transmisión de
1544 kbit/s. El firmware de la DIU24D está implementado en el subsistema de software
GJ.
A30808-X2720-H905-2-7818 27
Acceso
DIU30F
Interfaz PCM30 Controlador de vía de

Receptor conversación
FAU30 MTS 8/16

GS/
X3
PDC SPMX
X3 X3
X1
X2 X2
Transmisor
CCG
Procesador de
CAS
÷256
8032 8032
X4
Procesador de la DIU
SIHO12 SIHI12 SIHOxSIHIx
X1 Loop HDB3
X2 Loop para prueba interna
X3 Loop para prueba da vía de conversación
X4 Loop para palabras de señalización
X1, X3 y X4 controlados por el GP
Fig. 3.8 Diagrama en bloques del módulo DIU30F
28 A30808-X2720-H905-2-7818
Acceso
3.4.2 Unidad de interfaz digital para interfaz de DLU local,

módulo B (DIU:LDIB)
La unidad de interfaz digital para interfaz de DLU local, módulo B (DIU:LDIB) es el mó-
dulo de interfaz de LTG para una DLU localizado en la misma central y, por eso, forma
parte de la interfaz de DLU local (LDI). Ella asume las funciones de la DIU30D en el ám-
bito de la LDI y puede substituir una o dos DIU30Ds en un LTGF o un LTGG.
Básicamente, la DIU:LDIB posee las siguientes funciones:
– el módulo suministra el enlace de transmisión de 4096 kbit/s entre la LTG y la DLU;
el módulo asociado en la DLU es la DIU:LDID;
– en la operación normal (enlaces primarios + de expansión para la DLU), el DIU:LDIB
soporta 60 canales de voz; con enlace primario sólo se soportan 30 canales de voz.
En el caso anterior, la LDIB utiliza totalmente el enlace de transmisión de 4096
kbit/s. En el caso actual, el enlace de transmisión se utiliza sólo parcialmente;
– el módulo soporta la interfaz a la GS:
CCS = sistema primario 2048 kbit/s
EXT = sistema ampliado 2048 kbit/s
El DIU:LDIB consiste en las siguientes unidades funcionales (ver la figura 3.9):
Interfaz de línea (LIIF)

La interfaz de línea es la interfaz a la DLU. Este bloque contiene es monitoreo de línea
además del transmisor y del receptor.
con la interfaz de la DLU local, se transmiten 3 señales en cada sentido entre la DLU y
la LTG:
– datos de 4096 kbit/s;
– pulso de reloj de 4096 kHz;
– pulso síncrono de 8 kHz (FMB).
En el sentido de transmisión se generan “checksums” CRC6, los mismos que se inyec-
tan en el flujo de datos y se pasan al transmisor. Los datos que se han recibido se pasan
a la memoria de ecualización por medio de un receptor, para el sincronismo con el reloj
del sistema LTG. Los “checksums” CRC6 se monitorean y se calcula el número total de
errores.
Procesador de LDIB
El procesador de LDIB contiene las funciones de supervisión de tensión, de watchdog
de programa y de watchdog del GP, además del procesador actual.
El procesador posee las siguientes tareas:
– operando la interfaz serial de bit al SMX a través de la interfaz de SMX;
– asumiendo funciones de control central en el DIU:LDIB;
– controlando la supervisión de la interfaz de transmisión de 4096 kbit/s;
– realizando pruebas en el DIU:LDIB.
El procesador puede accesar memorias de programa de 32 kbytes y memorias princi-
pales de 8 kbytes.
Generador de reloj
El pulso de reloj de 4096 kHz y la señal FMB de 8 kHz, necesarios para la transmisión
en la interfaz de 4096 kbit/s a la DLU, se derivan del pulso de reloj de 8192 kHz y el
pulso síncrono de 250 Hz del GCG. Las dos señales también se utilizan para generar
las señales internas y pulsos de reloj para el control del hardware de DIU:LDIB.
A30808-X2720-H905-2-7818 29
Acceso
Interfaz de GS
La highway de las señales de voz se conecta a la GS por medio de la interfaz de GS.
Durante la conversión 2048 kbit/s para 4096 kbit/s, la unidad de información de
4096 kbit/s de la DLU se divide en dos unidades de información de 2048 kbit/s (vía CCS
y EXT). En el sentido contrario, las dos unidades de información de 2048 kbit/s de la vía
CCS y EXT de la GS se combinan en una unidad de información de 4096 kbit/s para la
DLU.
Interfaz de GP
La información entre la DIU:LDIB y el GP es intercambiada a través de la interfaz de
SMX. Cuando se utiliza una DLU con enlace primario + de expansión, el tráfico de men-
sajes CCS de la posición de montaje DIU0 o DIU1 de DIU:LDIB y el tráfico de mensajes
EXT asociado son soportados por la interfaz de SMX. Cuando sólo está implicada una
DLU con enlace primario, se soporta solamente el tráfico de mensajes CCS de una de
las cuatro posiciones de montaje. El canal SMX suministra a cada DIU 8 bytes para in-
formación. La información se localiza en ambos sentidos en el canal SMX.
El firmware del módulo DIU:LDIB está implementado en el subsistema de software GO.
DIU:LDIB
2048 kbit/s CCS

LIIF
DLU 4096 kbit/s
Receptor, SPHI
Conversión 2048 kbit/s Interfaz de GS EXT
memoria de 2048 kbit/s-
ecualización, 4096 kbit/s
4096 kbit/s supervisión
2048 kbit/s CCS
Transmisor, 4096 kbit/s
SPHO
salvamento de 2048 kbit/s EXT
DLU datos
Interfaz de reloj Procesador de Interfaz de GP

control de HW LDIB
supervisión de
WD
CCS EXT
CKC WDO CCS EXT SIHO
SYPC
SIHI
Fig. 3.9 Diagrama en bloques del módulo DIU:LDIB
30 A30808-X2720-H905-2-7818
Acceso
3.4.3 Unidad de conferencia, módulo B (COUB)

La unidad de conferencia, módulo B (COUB, figura 3.10) se utiliza para tipos de co-
nexión en donde se debe conectar más de tres canales de voz.
Tales tipos de conexión incluyen, por ejemplo:
– llamadas de conferencia implicando a más de tres abonados (conferencia grande);
– reunión por teléfono para la conexión de cualquier llamador a un número de llamada
público;
– conexiones “meet-me” para la conexión de llamadores seleccionados bajo números
de llamada individuales.
COUB
Circuito de
conferencia
(DSP0) GS
Interfaz de
señales de GCG
voz Controla-
Circuito de dor de reloj
(MTS)
conferencia
(DSP1) GP
Interfaz de
Circuito de control
conferencia (SMXI)
(DSP2)
Circuito de
Circuito de reset
conferencia
(DSP3)
DSP0..3
Procesa-
dor
Controla- Controlador
dor de de
interrupció conferencia
Fig. 3.10 Diagrama en bloques del módulo COUB
En un COUB están implementados cuatro circuitos de conferencia distintos. Cada una

de las unidades de conferencia puede conectar hasta ocho canales (p.ej. ocho abona-
dos). Es posible conectar dos unidades de conferencia en cascada, de modo que co-
necten hasta 14 canales.
Las señales de conferencia se forman por la suma de las señales de abonado; se toman
en cuenta las señales de los tres hablantes más altos, significando que no es necesaria
una atenuación de las señales de conferencia. En resumidas cuentas, se hace una con-
cesión al hecho de que los tres hablantes más altos no oyen sus propias señales.
La unidad de conferencia puede utilizarse en sistemas con codificación de señal PCM
de acuerdo con la ley A o con la ley m. Cuando las implementaciones de hardware son
idénticas de modo uniforme, las diferentes aplicaciones se tratan a través de versiones
de firmware (en el subsistema de software L6).
A30808-X2720-H905-2-7818 31
Acceso
3.4.4 Equipamiento automático de prueba (ATE)

El equipamiento automático de prueba para troncals (ATE:T) se utiliza para las pruebas
de rutina:
– prueba de troncales;
– prueba del generador de tonos (prueba de tonos de procesamiento de llamada);
– prueba de los módulos de respondedor ETEAE e TEM:LE
El equipamiento automático para la medición de transmisión (ATE:TM) se utiliza para
realizar mediciones en la prueba manual de demanda de troncales a través del terminal
de comunicación de troncal (TWS) y como indicador o respondedor en el ATME2, en la
prueba de troncales internacionales. Lo mismo es válido para la prueba de troncales na-
cionales (función indicador o respondedor) utilizando el ATE:TM. El módulo ATE:TM y
los módulos del ATE:T se describen en seguida.
3.4.4.1 Módulo del equipamiento de prueba para medición y transmisión

de nivel (TEM:LE)
El módulo del equipamiento de prueba para medición y transmisión de nivel (TEM:LE)
forma parte del ATE:T y también se utiliza como módulo respondedor para diversas fun-
ciones de respondedor nacional e internacional. Recibe y transmite tonos de prueba,
los mezcla y evalúa la frecuencia.
El TEM:LE incorpora las siguientes funciones para desempeñar estas tareas (ver la fi-
gura 3.11):
Interfaz digital
La interfaz digital comprende la parte de señalización y la parte de canal de voz. La par-
te de señalización abarca:
– conversor serie-paralelo para direccionamiento;
– conversor serie-paralelo para transferir comandos de control del SIHO;
– lógica de detección de dirección;
– control de secuencia;
– lógica de habilitación y de reset;
– memoria de comando;
– multiplexor para información de estado;
– conversor paralelo-serie para transferencia de información de estado en el SIHI.
La parte de canal de voz comprende:
– conversor serie-paralelo para direccionamiento;
– lógica de detección de dirección;
– control de secuencia;
– selección de canal;
– lógica de transmisión/conmutación
– lógica de recepción/conmutación
Transmisor de nivel digital

El transmisor de nivel digital del TEM:LE genera y transmite tonos PCM. Estas palabras
PCM, para la frecuencia de tesis preseleccionada y el nivel de prueba, se transmiten en
formato digital a través de la línea SPHI. La frecuencia de transmisión y el valor del nivel
de transmisión se determinan por medio de introducción por el GP, a través de la unidad
de almacenaje de señal de control.
32 A30808-X2720-H905-2-7818
Acceso
Receptor de nivel digital

El receptor de nivel digital recibe las palabras PCM codificadas de la línea SPHO. Se
puede desempeñar los siguientes tipos de nivel y pruebas de frecuencia:
– prueba de banda ancha;
– prueba de banda ancha con evaluación de frecuencia;
– prueba de límite con evaluación de frecuencia;
– prueba de límite sin evaluación de frecuencia.
TEM:LE
SMXC
SMXC GS/SPMX
LDDA
Interfaz SLCS
digital
SSCS
SMXC
SIHO (GP)
SIHI
CKA
GCG
Transmis- Receptor GND
sor de nivel de nivel
digital digital VCC
DCC
Fig. 3.11 Diagrama en bloques del módulo TEM:LE
3.4.4.2 Equipamiento automático para medición de transmisión (ATE:TM)

Las funciones de prueba expandidas son necesarias para la prueba de troncal semiau-
tomática y para la totalmente automática y para la prueba utilizando un terminal de prue-
ba. Estas funciones están implementadas como un componente de hardware en el
equipamiento automático para medición de transmisión (ATE:TM, figura 3.12). El
ATE:TM puede suministrar para las siguientes características de servicio:
• transmisión de nivel de acuerdo con la ley A o con la ley µ
– tonos únicos;
– tonos múltiples
transmitidos como
– señales permanentes;
– series de pulsos simples con duración de pulso ajustada previamente y
– tiempo entre pulsos preajustado;
• medición de nivel de acuerdo con la ley A o la ley µ
– detección de pulsos y determinación de la duración del pulso y duración de la
pausa;
– medición de nivel no evaluada;
– medición de nivel evaluada a través de filtro A, C, Q, 827 Hz, 1012 Hz o TASI;
– medición de nivel selectiva;
A30808-X2720-H905-2-7818 33
Acceso
• transmisión, recepción y evaluación de estándar de prueba para medición da tasa

de error de bit de acuerdo con la recomendación del ITU-T.
En vista de que el módulo ha sido proyectado con dos procesadores de señales, la
transmisión y recepción son posibles simultáneamente e independientemente la una de
la otra. El ATE:TM es un módulo puramente digital.
Funciones de hardware
• Supervisor
La supervisión del ATE:TM es realizada por un microcontrolador. Las tareas de su-
pervisión incluyen:
– ajuste básico después de colocación en funcionamiento;
– recepción y evaluación de la información de ajuste del SIHO;
– transmisión de los resultados por medio de SIHI.
• Receptor, transmisor
En el ATE:TM están disponibles dos procesadores de señales, para interpretación
y generación de señales de voz y de tonos.
Las secuencias de tono PCM de los receptores y transmisores pueden recibirse a
través de SPHO o transmitirse a la GS (SPHI) por medio de los pulsos de sincronis-
mo de cuadro mutuamente independientes REC, TRSM y FLTR. Los pulsos de sin-
cronismo TRSM y REC pueden sincronizarse con las direcciones de unidad 0, 2 y
4; FLTR se puede sincronizar solamente con la dirección de unidad 2. Cuando el
módulo está en el modo de operación normal, esto corresponde a los time slots 0,
8 y 16.
• Bus múltiple
Como una vía de transmisión con un buffer para datos de transmisión, el bus múl-
tiple se utiliza para la comunicación entre procesadores.
• Unidad lógica de dirección
La unidad lógica de dirección es la responsable por la conexión de la highway de
señalización al supervisor y de la highway de las señales de voz a los procesadores
de señales programados.
• Multiplexor SPH
El multiplexor SPH es la puerta de datos al highway de las señales de voz.
• Supervisor de tensión
La tensión de entrada se supervisa en el supervisor de tensión. También pueden
seleccionarse los ajustes específicos de LTGA(C) para cada llave DIPFIX. El wat-
chdog también está alojado en el supervisor de tensión como una subfunción.
• Módulo de display
El módulo de display está compuesto por dos LEDs localizados en el escudete, los
mismos que indican los estados operacionales de los transmisores y receptores.
34 A30808-X2720-H905-2-7818
Acceso
ATE:TM
SPHO
Display
Multiplexor REC
GS/SPMX SPH
SPHI TRSM
FLTR
LDDA
SLCS
Lógica de
dirección
SMXC Supervisor Receptor Transmisor
SSCS
(GP)
R R
SIHO
T T
SIHI
CKA
GCG
GND
Supervisor
de tensión
DCC VCC Bus múltiple
Fig. 3.12 Diagrama en bloques del módulo ATE:TM
3.4.5 Módulos para equipamiento controlado operacionalmente para

mensajes grabados (OCE:SPC, OCE:MUP)
El sistema suministra abonados con el sistema digital de mensaje grabado individual
(INDAS). El INDAS comprende al equipamiento controlado operacionalmente para
mensajes grabados (OCANEQ), el cual está instalado en el subastidor de una LTG en
el lugar de una DIU, y el software de CP y de GP necesario para controlar el OCANEQ.
El OCANEQ está compuesto por un módulo de control (OCE:SPC) y por un módulo de
memoria (OCE:MUP). Cada módulo de control posee 31 canales de mensajes graba-
dos. Un módulo de memoria posee actualmente una capacidad de almacenaje de
4 Mbytes, correspondiendo a un vocabulario de 524 segundos. Para aumentar la capa-
cidad de canal, se puede unir dos módulos de control OCANEQ (como una unidad) en
una LTG. Los dos módulos de control accesan el contenido del (de los) módulo(s) de
memoria (máximo de 2 compartidos) de forma independiente entre si (mismo vocabu-
lario).
La capacidad de almacenaje y, consecuentemente, la capacidad de mensaje grabado
puede elevarse combinándose dos módulos de memoria. La capacidad de direcciona-
miento del módulo de control OCANEQ de, como máximo, 16.384 fragmentos de texto
debe tomarse en cuenta al combinar dos módulos de memoria de
8 Mbytes. El vocabulario almacenado cubre entonces aproximadamente 34 minutos. El
A30808-X2720-H905-2-7818 35
Acceso
firmware para el equipamiento controlado operacionalmente para mensajes grabados

(OCANEQ) está implementado en el subsistema de software JINFW.
Se hace una distinción entre mensajes grabados individuales y estándar:
– los mensajes grabados individuales contienen por lo menos un componente de
mensaje grabado (parámetro INDAS), que puede ser influenciado por la utilización
de servicio (usuario INDAS). Por eso, la difusión no tiene sentido para mensajes
grabados individuales;
– la marca del mensaje grabado estándar es que no contiene componentes de men-
saje grabado que puedan ser influenciados por la utilización de servicio. Los men-
sajes grabados estándar se seleccionan por medio de su número de mensaje
grabado estándar y pueden distribuirse a través de difusión, si necesitan crearse es-
pecíficamente en el principio del mensaje grabado.
Funciones de hardware
Un módulo de control es necesario para cada conjunto de 31 canales de mensajes gra-
bados. Un máximo de dos módulos de control puede combinarse en una unidad de
mensaje grabado. Debe existir también uno o dos módulos de memoria OCE:MUP, de-
pendiendo del espacio de almacenaje necesario por los fragmentos de texto, necesa-
rios para el proyecto. Los módulos de control accesan los fragmentos de texto
almacenados independientemente entre si. Para evitar el cambio de cableado del su-
bastidor (divisiones de montaje de la DIU), la conexión entre el(los) módulo(s) de control
y módulo(s) de memoria se establece utilizándose un cable paralelo por delante (co-
nexión encajable no escudete).
se necesitan tres tipos de cables diferentes:
1. cable con 2 conectores
Variante A: 31 canales de mensajes grabados, memoria de voz de 4 Mbytes. El ca-
ble conecta el módulo de control al módulo de memoria adyacente:
conexión: OCE:SPC ↔ OCE:MUP1
Variante B: 62 canales de mensajes grabados, memoria de voz de 4 Mbytes. Com-
binación de dos módulos de control con un módulo de memoria para aumentar el
número de canales:
conexión: OCE:SPC ↔ OCE:MUP1 ↔ OCE:SPC
Variante C: 31 canales de mensajes grabados, memoria de voz de 8 Mbytes. Un
módulo de control con combinación de dos módulos de memoria para elevar la ca-
pacidad de almacenaje:
conexión: OCE:MUP1 ↔ OCE:SPC ↔ OCE:MUP2
Variante D: 62 canales de mensajes grabados, memoria de voz de 8 Mbytes. Com-
binación de dos módulos de control y dos módulos de memoria:
conexión: OCE:SPC ↔ OCE:MUP1 ↔ OCE:SPC ↔ OCE:MUP2.
36 A30808-X2720-H905-2-7818
Acceso
4 Abreviaturas
AN access network Red de acceso
ASIC application specific integrated circuit Circuito integrado de aplicación específica
ATE:T automatic test equipment for trunks Equipamiento automático de prueba para troncales
(prueba de rutina punto a punto)
ATE:TM automatic test equipment for transmission Equipamiento automático para medición de trans-
measuring misión
ATME2 automatic transmission measuring and sig- Equipamiento automático de medición y prueba de
naling test equipment for international tele- transmisión 2 en troncales internacionales a 4 alam-
phone trunks bres
ATT attenuation unit Unidad de atenuación
CAS channel associated signaling Señalización por canal asociado
CCITT International Telegraph and Telephone Comité consultivo internacional de telegrafía y tele-
Consultative Committee fonía (actual ITU-T)
CCS common channel signaling Señalización por canal común
CGSM clock generator and signal multiplexer Generador de reloj y multiplexor de señal
COC cross-office check Prueba de vías interconectadas
COUB conference unit, module B Unidad de conferencia, módulo B
CPU central processing unit Unidad central de procesamiento
CR code receiver Receptor de código
CRM multifrequency code receiver Receptor de MFC
CRP code receiver for pushbutton dialing Receptor de código para frecuencia de teclado
DCC direct current converter Conversor de C.C.
DIU digital interface unit Unidad de interfaz digital
DIU:LDIB digital interface unit for local DLU interface, Unidad de interfaz digital para interfaz de DLU local,
module B módulo B
DIU:LDID digital interface unit for local DLU interface, Unidad de interfaz digital para interfaz de DLU local,
module D módulo D
DIU24D digital interface unit, 1544 kbit/s, module D Unidad de interfaz digital, 1544 kbit/s, módulo D
DIU30F digital interface unit, 2048 kbit/s, module F Unidad de interfaz digital, 2048 kbit/s, módulo F
DLU digital line unit Etapa de líneas digital
DMA direct memory access Acceso directo a la memoria
EPROM erasable programmable read only memory Memoria ROM programable y borrable
ETEAE end-to-end test equipment, answer equip- Equipamiento de prueba punta a punta, equipa-
ment miento respondedor (módulo)
ETSI European Telecommunications Standards Instituto Europeo de Normas de Telecomunicacio-
Institute nes
EWSD Digital Electronic Switching System Sistema Electrónico de Conmutación Digital
GCG:LTGY group clock generator for line/trunk group, Generador de reloj para etapa de línea/troncal, mó-
module Y dulo Y
GP group processor Procesador de LTG
GS group switch Matriz de LTG
GSC group switch control Control de la matriz de LTG
A30808-X2720-H905-2-7818 37
Acceso
GSL group switch and link interface unit Matriz de LTG y unidad de interfaz de línea entre
LTG y SN (banda ancha)
HDLC high-level data link control Protocolo HDLC
INDAS Individual Digital Announcement System Sistema digital de mensaje grabado individual
LIU link interface unit between LTG and SN Unidad de interfaz entre LTG y SN
LTG line/trunk group Etapa de línea/troncal
LTGG line/trunk group G Etapa de línea/troncal G
LTU line/trunk unit Unidad de línea/troncal
MCAA MCA basic module Módulo básico de MCA
MCAB MCA expansion module for conference Módulo de ampliación de MCA para conferencia
MU memory unit Unidad de memoria
MUX multiplexer Multiplexor
NUC nailed-up connection Conexión permanente
OCANEQ operationally controlled equipment for an- Equipamiento controlado operacionalmente para
nouncement mensajes grabados
OCE:MUP OCANEQ, memory unit Equipamiento controlado operacionalmente para
mensajes grabados, unidad de memoria
OCE:SPC OCANEQ, stored program control Equipamiento controlado operacionalmente para
mensajes grabados, controlado por programa alma-
cenado
PA primary rate access Acceso primario
PCM pulse code modulation Modulación por codificación de pulsos
PCM24pulse code modulation system with 24 channels tModulación por codificación de pulsos con 24 ca-
nales de voz/datos
PCM30 pulse code modulation system with 30 Modulación por codificación de pulsos con 30 cana-
channels les de voz/datos
PDC primary digital carrier Múltiplex primario
PIC programmable interrupt controller Unidad de interrupción programable
PMU processor memory unit Unidad de memoria de procesador
PROM programmable read-only memory Memoria PROM
PSC parallel-serial converter Conversor paralelo-serie de la matriz de LTG
PU/SIB processing unit/signal buffer Unidad de procesamiento/buffer de señales
RAM random access memory Memoria de acceso aleatorio
RM:CTC receiver module for continuity check Módulo del receptor para prueba de continuidad
SBCT SILCB bus controller and timer Controlador de bus SILCB y temporizador
SDC secondary digital carrier Múltiplex digital secundario
SILC signaling link control Control para canal de señalización
SILCB signaling link control, module B Control de enlace de señalización, módulo B
SILCD signaling link control, module D Control de enlace de señalización, módulo D
SMXC signal multiplexer, module C Multiplexor de señales, módulo C
SN Switching Network Matriz de conmutación
SPME signal processing module, extended Módulo de procesamiento de señal, ampliado
SU signaling unit in the LTG Unidad de señalización (en la LTG)
38 A30808-X2720-H905-2-7818
Acceso
TEM:LE test equipment module for level transmitting Módulo del equipamiento de prueba para medición
and measuring y transmisión de nivel
TOG tone generator Generador de tonos
TOGC tone generator, module C Generador de tonos, módulo C
TOGD tone generator, module D Generador de tonos, módulo D
TPAEC test pattern evaluation circuit Circuito de evaluación de estándar de prueba
TPAG test pattern generator module Generador de estándar de prueba
TWS trunk work station Terminal de comunicación de troncal
UART universal asynchronous receiver/transmit- Receptor/transmisor universal asíncrono
ter
VCO voltage controlled oscillator Oscilador controlado por la tensión
WD watchdog Watchdog
A30808-X2720-H905-2-7818 39
Acceso
40 A30808-X2720-H905-2-7818
Acceso
5 Palabras clave
C
Control de enlace de señalización, módulo B
(SILCB) 15
Control de enlace de señalización, módulo D
(SILCD) 15
E
Equipamiento automático de prueba (ATE) 32
F
Función del generador de tonos 21
Función RM:CTC 22
Función SMXC 13
G
GCG: función LTGY 13
Generador de tonos, módulo C (TOGC) 21
L
LTGG (función B (LTGG(B)) 7
LTGG (función C (LTGG(C)) 7
M
Módulo de control (OCE:SPC) 35
Módulo de la unidad de memoria de procesador
(PMU) 11
Módulo de memoria (OCE:MUP) 35
Módulo de procesamiento de señal, ampliado
(SPME) 22
Módulo del generador de reloj y multiplexor de señal
(CGSM) 13
U
Unidad de conferencia, módulo B (COUB) 31
Unidad de interfaz digital para interfaz de DLU local,
módulo B (DIU:LDIB) 29
Unidad de interfaz digital, módulo D (DIU24D) 27
Unidad de interfaz digital, módulo F (DIU30F) 25
Unidad de línea/troncal (LTU) 25
Unidad de señalización (SU) 21
A30808-X2720-H905-2-7818 41
Acceso
42 A30808-X2720-H905-2-7818

Información: Acceso Hardware Del LTGG

Cargado por

Información del documento

Título original

Derechos de autor

Formatos disponibles

Compartir este documento

Compartir o incrustar documentos

Opciones para compartir

¿Le pareció útil este documento?

¿Este contenido es inapropiado?

Copyright:

Formatos disponibles

Información: Acceso Hardware Del LTGG

Cargado por

Copyright:

Formatos disponibles

Información

Hardware del LTGG

Copyright (C) Siemens AG 1999

Editado por el Grupo Redes de Comunicación Públicas

Reservada la posibilidad de modificaciones técnicas.

Unidad funcional Módulo Firmware en el Ítem

Procesador de LTG (GP) PMU BO 3.1.1

Tab. 2.1 Estructura de hardware de una etapa de línea/troncal G (LTGG)

SIHO para LTU/SU

**) sólo para

Fig. 3.1 Diagrama en bloques del LTGG (ejemplo)

3.1 Procesador de LTG (GP)

3.1.1 Módulo de la unidad de memoria de procesador (PMU)

BCU µP Memoria de Detección y

Bus de datos (16 bits)

Bus de datos (8 bits)

Fig. 3.2 Diagrama en bloques del módulo PMU

3.1.2 Generador de reloj y multiplexor de señal (CGSM)

Last look de hardware

SYN1 Relojes internos

Señales de Watchdog Señales de reset

Fig. 3.3 Diagrama en bloques del módulo CGSM

3.1.3 Módulo del control de enlace de señalización (SILCB/SILCD)

Estructura funcional del hardware

Interfaz V24 e interfaz de display (opcional)

GP Bus del GP (conectado parcialmente)

Interfaz V24/de EPROM

Fig. 3.4 Diagrama en bloques del módulo SILCB/SILCD

3.2 Matriz de LTG e unidad de interfaz de línea entre LTG

Fig. 3.5 Diagrama en bloques del módulo GSL

3.3 Unidades de señalización (SU)

3.3.1 Módulo del generador de tonos (TOGC, TOGD)

Fig. 3.6 Diagrama en bloques del módulo TOGD

Función del generador de tonos

3.3.2 Módulo de procesamiento de señal, digital (SPME)

Tareas del SPME

Estructura funcional del hardware

Fig. 3.7 Diagrama en bloques del módulo SPME

3.4 Unidad de línea/troncal (LTU)

3.4.1 Módulo de la unidad de interfaz digital (DIU30F)

Controlador de la vía de conversación

Interfaz PCM30 Controlador de vía de

FAU30 MTS 8/16

SIHO12 SIHI12 SIHOxSIHIx

X1, X3 y X4 controlados por el GP

Fig. 3.8 Diagrama en bloques del módulo DIU30F

3.4.2 Unidad de interfaz digital para interfaz de DLU local,

Interfaz de línea (LIIF)

2048 kbit/s CCS

Interfaz de reloj Procesador de Interfaz de GP

Fig. 3.9 Diagrama en bloques del módulo DIU:LDIB

3.4.3 Unidad de conferencia, módulo B (COUB)

Fig. 3.10 Diagrama en bloques del módulo COUB

En un COUB están implementados cuatro circuitos de conferencia distintos. Cada una

3.4.4 Equipamiento automático de prueba (ATE)

3.4.4.1 Módulo del equipamiento de prueba para medición y transmisión

Transmisor de nivel digital

Receptor de nivel digital

Fig. 3.11 Diagrama en bloques del módulo TEM:LE

3.4.4.2 Equipamiento automático para medición de transmisión (ATE:TM)

• transmisión, recepción y evaluación de estándar de prueba para medición da tasa

Fig. 3.12 Diagrama en bloques del módulo ATE:TM

3.4.5 Módulos para equipamiento controlado operacionalmente para