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ARQUITECTURA DE COMPUTADORAS
CUARTO SEMESTRE
ASIGNATURA: ÁREA DE CONOCIMIENTO:
Arquitectura de computadoras (Laboratorio) Infraestructura de Redes
Alumno:
1. DESCRIPCION:
a. OBJETIVO
Complementar el estudio de los circuitos aritméticos.
Estudio, implementación y comprobación de las características operativas
de la unidad aritmética y lógica ALU 74LS181.
2. MARCO TEORICO:
2.1 INTRODUCCIÓN
Además tiene una comunicación con los diferentes bits de registro de estados.
El otro operando llega desde cualquier parte del sistema y se carga en un registro
auxiliar. En el común de los microprocesadores, el resultado de la operación de la
ALU se deposita en el Acumulador, que, por este motivo, se emplea doblemente.
La ALU necesita recibir 4 señales que seleccionan la operación, más otra (M) que
determina si es de tipo lógico o aritmético. Las señales que seleccionan la
operación proceden del código OP de la instrucción que entra desde el bus
externo de datos e instrucciones.
3. MONTAJE
a) Semisumador y sumador completo
A
1 U2:A
1 S
B 3
2 ?
1
74LS386 C
?
U1:A
1
3
2
74LS08
A1
1 U3:A
1
B1 3
2
0 U2:B
74LS386 5 S1
C IN 4
6 ?
1
74LS386
U1:B
4 C OUT
6
5 ?
74LS08
b) Sumador 7483
1
1 ?
U4
1 5
A0 S0
4
?
3 1
A1 S1 ?
14 13
0 12
A2
A3
S2
S3
10
?
6
B0
2
B1
15
0 11
B2
B3
7 9
0 C0 C4 ?
74283
0
1
0
?
0 U4
5 4 ?
0 3
A0 S0
1
14
A1 S1
13 ?
1 12
A2 S2
10
A3 S3 ?
6
B0
2
B1
15
B2
11
0 B3
7 9
0 C0 C4 ?
74283
1
0
U6 U7
SW1 10 9 10 9
8
A1 S1
6 8
A1 S1
6 0
3
C 3
1
A2
A3
A4
S2
S3
S4
2
15
3
1
A2
A3
A4
S2
S3
S4
2
15 1
SW2 11 11 1
2
B1 B1
7 7
3
C 4
B2
B3 U4:A 4
B2
B3
0
16 74LS32 16
B4 B4
13 14 13 14
C0 C4 C0 C4 0
74LS83 74LS83
3
U5:A
1
3
2 U4:B
4
74LS08 6
5
74LS32
SW4 SW3
8
C 3
C VCC
U1 U2 U3
10 9 10 9 10 9
8
A1
A2
S1
S2
6 8
A1
A2
S1
S2
6 8
A1
A2
S1
S2
6 1
3 2 3 2 3 2
1
A3
A4
S3
S4
15 1
A3
A4
S3
S4
15 1
A3
A4
S3
S4
15 0
11
B1
11
B1
11
B1
0
7 7 7
4
B2
B3
4
B2
B3
4
B2
B3
0
16 16 16
B4 B4 B4
13 14 13 14 13 14
C0 C4 C0 C4 C0 C4 1
74LS83 74LS83 74LS83
8
C 10
U14
A1 S1
9 10
U16
A1 S1
9
8 6 8 6
A2 S2 A2 S2
3 2 3 2
A3 S3 A3 S3
1 15 1 15
3
C 11
A4
B1
S4
11
A4
B1
S4
7 U7:D 7
U15:A B2 B2
4 12 4
B3 B3
1 16 11 16
B4 B4
3 13
2 13 14 U8:C 13 14
C0 C4 C0 C4
74LS08 9
74LS86 74LS83 U17:A 8 74LS83
U4:B 1 10
4 3
6 2 74LS32
5
74LS08
74LS86
U8:D
U4:C 12
9 11 U17:B
8 13 4
10 6
74LS32 5
74LS86
U4:D 74LS08
12
11
13 U9:B
0-SUMA / 1-RESTA 74LS86 3 4
1 7404
Dispositivos usados
DSW1 U2
OFF ON
8 1 7 13
A QA
7 2 1 12
B QB
6 3 2 11
C QC
5 4 6 10
D QD
4 9
BI/RBO QE
DIPSW_4 5 15
RBI QF
3 14
LT QG
7447
DSW2 U3
OFF ON
8 1 7 13
A QA
7 2 1 12
B QB
6 3 2 11
C QC
5 4 6 10
D QD
4 9
BI/RBO QE
DIPSW_4 5 15
RBI QF
3 14
LT QG
7447
DSW4
OFF ON
4 1
3 2
DIPSW_2
U1 U4
2 9 7 13
A0 F0 A QA
23 10 1 12
A1 F1 B QB
21 11 2 11
A2 F2 C QC
19 13 6 10
A3 F3 D QD
4 9
BI/RBO QE
1 14 5 15
B0 A=B RBI QF
22 16 3 14
B1 CN+4 LT QG
20 17
B2 G
18 15 7447
B3 P
7
DSW3 CN
OFF ON
8 1 6
S0
7 2 5
S1
6 3 4
S2
5 4 3
S3
8
M
DIPSW_4
BAT1 74HC181 R
5V 220
4. CUESTIONARIO