Documentos de Académico
Documentos de Profesional
Documentos de Cultura
Sistemas Digitales Novillo PDF
Sistemas Digitales Novillo PDF
Carlos Novillo M.
La sabiduría vale más que las piedras
preciosas;
¡Todas las cosas que puedas desear, no se
pueden comparar a ellas!
Proverbios 3.13-15
SISTEMAS DIGITALES - PROGRAMA -4-
PROGRAMA DE ESTUDIO DE
SISTEMAS DIGITALES OBJETIVO.- Al terminar este capítulo el estudiante será
capaz de reconocer los diferentes sistemas de numeración
OBJETIVOS DE LA ASIGNATURA relacionados con los dispositivos digitales: Compuertas
Capacitar al estudiante para que diseñe circuitos lógicas, memorias, microprocesadores y microcomputadores.
combinacionales y secuenciales de pequeña y mediana Realizar operaciones aritméticas con el sistema de
complejidad, con circuitos integrados comerciales numeración binario. Conocer los códigos binarios
y con la ayuda de técnicas computacionales. alfanuméricos. Utilizar los postulados, teoremas y
conectivos del álgebra de Boole para representar y
simplificar las funciones lógicas que se utilizarán en
SÍNTESIS DEL PROGRAMA
el diseño digital.
Sistemas de numeración y aritmética binaria.
Álgebra de Boole. Diseño de circuitos
1.1 Sistemas analógicos y digitales
combinacionales. Simplificación de funciones.
1.2 Sistemas de numeración
Redes de salidas múltiples [dispositivos lógicos
1.2.1 Aritmética binaria
M S I] : s u m a do r b i n a ri o , codif i ca d or e s,
1.2.2 Complemento restringido [complemento a 1]
decodificadores, multiplexor, demultiplexor,
1.2.3 Complemento verdadero [complemento a 2]
comparador de magnitud, generador/chequeador de
1.2.4 Otros códigos binarios: BCD, EXC-3, Gray, etc.
paridad. Multivibrador bi estable: RS, D, JK y
1.2.5 Códigos alfanuméricos: EBCDIC y ASCII
T. Retenedor de datos [Latch] y registros.
1.3 Proposiciones y conectivos binarios
Contadores/Divisores de frecuencia binarios.
1.3.1 Conectivo AND
Registro de desplazamiento: Conversión S/P y P/S.
1.3.2 Conectivo OR
Análisis y diseño de circuitos secuenciales
1.3.3 Operador NOT
sincrónicos. Memorias de semiconductor: ROM y
1.3.4 Compuerta NAND
RAM. Diseño combinacional y secuencial utilizando
1.3.5 Compuerta NOR
memorias ROM.
1.4 Postulados y teoremas del Álgebra de Boole
1.5 Universalidad de las compuertas NAND y NOR
1.6 Simplificación de funciones utilizando Álgebra
PROGRAMA DETALLADO
de Boole
1.7 Formas estándar de las funciones Booleanas
1. ÁLGEBRA DE BOOLE
1.8 Representación y simplificación de funciones
1
dio de la estructura, Representación Digital.- No se utilizan valores
fundamento y usos de las
CAPÍTULO expresiones del conoci-
proporcionales sino símbolos denominados dígitos.
miento humano. Disposi-
ción natural para racioci-
nar con acierto.
INTRODUCCIÓN
El “nivel alto” corresponde a un rango de voltajes de acuerdo con las sub-tecnologías de fabricación.
que va desde 2V hasta 5V para la entrada y desde 2,4V
hasta 5V para la salida. Estos valores de voltaje Característica de las cantidades digitales.- Varían en etapas
para entrada y salida, que proporcionan los discretas.
fabricantes, corresponden a la tecnología de circuitos
integrados conocida como TTL [Lógica de Transistor ANALÓGICO: Variación Continua
con Transistor] que se utilizará en las Prácticas. DIGITAL: Variación Discreta
MSD , + LSD
FIG U R A 1.4
352.91 = 300 + 50 + 2 + 0.9 + 0.01,
. PUNTO DECIMAL
Aplicaciones de los Circuitos Digitales
[MSD = Most Significant Digit ý Dígito más
# CO M P UTA D O R A S, CA LCU LA D O R A S significante]
# M ED ICIÓ N D EL TIEM P O : RELO JES Y CR O N Ó M ETR O S [LSD = Least Significant Digit ý Dígito menos
# TELEFO N ÍA D IG ITA L
# R A D IO Y TELEVISIÓ N D IG ITA L [A LTA FID ELID A D ]
significante]
# G RA B A CIÓ N D E AU D IO Y VID EO
# FO TO G RA FÍA M O D ERN A Y P RO CESA M IENTO D IG ITAL D E IM Á G ENES
# E Q U IP O M É D IC O
Otra forma de escribir el número 352.91 es
# M ED ICIN A CO M P U TA R IZA D A A D ISTA N CIA
# Á REA IN D USTR IA L
352,91 = 3x 100 + 5x 10 + 2x 1 + 9x 0,1 + 1x 0,01,
# E X P LO TA C IÓ N P E TR O LE R A
# SIM U LA CIÓ N
# G EN ER A D O R ES D E SEÑ A L
o también,
# CO N TRO L ELECTRÓ N ICO EN A UTO M Ó VILES
# C O N T R O L IN T ELIG E N TE D E TR Á F IC O
# EQUIPO DE MEDICIÓN: OSCILOSCOPIOS, ANALIZADORES Y MULTÍMETROS
D IG ITALES
# E LE CTR O D O M É STIC O S : LAVADO RAS, HO RNO S DE M ICRO O ND A S , ETC .
# VID EO JU EG O S
Del ejemplo se deduce que un sistema de numeración Con la ayuda de estos símbolos como dígitos, se
está caracterizado por los parámetros: Base, Dígitos puede expresar cualquier cantidad.
y Ponderación.
3. Ponderación, la base elevada a un exponente se
1. La Base del Sistema de Numeración: B, puede ser denomina ponderación o peso. Un valor numérico
cualquier entero positivo diferente de 0 y 1. puede expresarse como un sumatorio de productos
Entonces B puede tomar los valores 2, 3, 4, 5, entre los dígitos del sistema y una serie ordenada
6, ..., etc. de ponderaciones, correspondientes a las potencias
positivas o negativas de la base como se indica
SISTEM A D E a continuación.
BASE
N U M ER A CIÓ N
2 B IN A R IO B IN
8 O C TA L OCT
10 D ECIM A L D EC
16 H EXA D ECIM A L H EX
Este es un Sistema de Numeración Posicional en
2. Los Dígitos del Sistema de Numeración, son los símbolos el que la ponderación del dígito depende de su
que usan los sistemas de numeración para posición dentro del número. De manera que, el dígito
representar cantidades o valores numéricos. Un de la derecha tiene la menor ponderación [menos
sistema de numeración de base B tiene B dígitos significante] y el de la izquierda, la mayor
[símbolos o guarismos] diferentes, estos son: ponderación [más significante].
0, 1, 2, ..., etc., hasta [B - 1]. En
consecuencia, los sistemas de numeración antes Desarrollo Polinomial.- A un número cualquiera NB se
indicados usan los siguientes símbolos o dígitos. lo puede expresar de la siguiente manera.
SISTEM A D E
BASE D ÍG ITO S D EL SISTEM A D E N U M ER A CIÓ N
N U M ER A CIÓ N
2 B IN A RIO 0 y 1
8 O CTA L 0, 1, 2, 3, 4, 5, 6 y 7
10 D ECIM A L 0, 1, 2, 3, 4, 5, 6, 7, 8 y 9
16 H EXA D ECIM A L 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B , C, D , E y F Que en forma simplificada puede escribirse así
NB = ámám-1...á0,á-1á-2...á-p+1á-p
B = Base del sistema de numeración Parte Entera,Parte Fraccionaria
correspondiente.
á = Cualquiera de los dígitos del sistema
Conversión de la Base Decimal a una Base Cualquiera
de numeración.
B.- El procedimiento para convertir un número decimal
i = Lugar que ocupa el dígito en la serie
[X10 ] a su equivalente en base B [XB], consiste en
ordenada que representa una cantidad o
dividir el número en dos partes: entera [E10] y
un valor numérico.
fraccionaria [F10].
m + 1 = Número de dígitos correspondiente a las
potencias positivas (parte entera).
p = Número de dígitos correspondiente a las A X10 = E10<x>,F10<x>
potencias negativas (parte
fraccionaria). Donde
Los dígitos correspondientes a las potencias 1. E10<X> es la parte entera de X10, tal que
positivas y los correspondientes a las potencias
negativas están separados por una coma o un punto,
dividiendo así en dos partes a los dígitos
representativos.
2. F10<X> es la parte fraccionaria de X10, tal que
C
C Si a este polinomio se multiplica por B, se tiene:
C
Residuo R1 = 1 = á1
Residuo R2 = 4 = á2
Donde E1, E2, E3 , etc. representan las partes
enteras de los resultados y F1, F2, F3, etc., las
Residuo R3 = 1 = á3 [MSD]
nuevas partes fraccionarias. Este proceso continúa
hasta que Fp = 0, siempre que esto sea posible o hasta
obtener un error # å. Donde å es el máximo error
A E10<X> = 141616
permisible. La parte fraccionaria del número quedaría
de la siguiente manera.
1ro. Parte entera [octal].
Residuo R0 = 6 = á0 [LSD]
Residuo R1 = 2 = á1
En este caso, á-1, ..., á-p, representan los dígitos
de la parte fraccionaria en el nuevo sistema de
Residuo R2 = 0 = á2
numeración.
A E10<X> = 1 0100 0001 011016 0,04 X 2 = 0,08 E7 = 0 = á-7 F7 = 0,08 å7 = 0,08 x 2-7
0,08 X 2 = 0,16 E8 = 0 = á-8 F8 = 0,16 å8 = 0,16 x 2-8
0,16 X 2 = 0,32 E9 = 0 = á-9 F9 = 0,32 å9 = 0,32 x 2-9
2o. Parte fraccionaria [hexadecimal]
0,32 X 2 = 0,64 E10 = 0 = á-10 F10 = 0,64 å10 = 0,64 x 2-10
0,64 X 2 = 1,28 E11 = 1 = á-11 F11 = 0,28 å11 = 0,28 x 2-11
-1
0,36 X 16 = 5.76 E1 = 5 = á-1 F1 = 0,76 å1 = 0,76 x 16
0,28 X 2 = 0,56 E12 = 0 = á-12 F12 = 0,56 å12 = 0,56 x 2-12
0,76 X 16 = 12.16 E2 = 12 = á-2 F2 = 0,16 å2 = 0,16 x 16-2
0,16 X 16 = 2.56 E3 = 2 = á-3 F3 = 0,56 å3 = 0,56 x 16-3
A F10<X> = 0,0101110000102
A F10<X> = 0.5C216
De manera que
5142,3610, / 1 416,5C216
Carlos Novillo Montero Can Carlos Novillo Montero Can
CA P ÍTU LO 1 - SIS TEM A S D E N U M ER A CIÓ N - 17 - CA P ÍTU LO 1 - SIS TEM A S D E N U M ER A CIÓ N - 18 -
N10 / E X 162 + C X 16 + 9 + 0 X 16-1 + B X 16-2 + 5 X 16-3 La siguiente tabla muestra algunas potencias de
N10 = 14X 246 + 12X 16 + 9 + 0 + 11X 0,00390625 + 2 útil para facilitar la conversión de binario natural
+ 13X 0,000244141 a decimal o viceversa.
N10 = 3584 + 192 + 9 + 0,04296875 + 0,0012207031 n 2n 2 -n
0 1 1
1 2 0 ,5
2 4 0 ,2 5
5 32 0 ,0 3 12 5
6 64 0 ,0 1 56 2 5
N10 = 1X 25 + 1X 24 + 0 + 1X 22 + 0 + 1 + 1X 2-1 + 0 + 1X 2-3
7 128 0 ,0 0 78 1 25
N10 = 32 + 16 + 4 + 1 + 0,5 + 0,125
8 256 0 ,0 0 39 0 62 5
9 512 0 ,0 0 19 5 31 3
10 1 0 24 0 ,0 0 09 7 66
1 1 1 1 1 1 1 0 254
red local. La dirección tiene el formato a.b.c.d donde
1 1 1 1 1 1 1 1 255
a, b, c y d son números entre 0 y 255 inclusive y
0 0 0 0 0 0 0 1 1
se pueden expresar en decimal o en binario, están
0 0 0 0 0 0 1 0 2
sujetos a una serie de reglas y convenciones. Todas
0 0 0 0 0 1 0 0 4
las comunicaciones entre los computadores que se 0 0 0 0 1 0 0 0 8
encuentran conectados a Internet se basan en 0 0 0 1 0 0 0 0 16
direcciones IP. 0 0 1 0 0 0 0 0 32
0 1 0 0 0 0 0 0 64
1 1 0 1 1 0 1 , 1 0 0 1 [= 1 0 9,5 6 25 1 0 ]
LA SUMA de A y B obtener S = A + 0 1 0 1 0 1 0 , 0 1 0 0 [= 42 ,2 5 0 0 1 0 ]
0 + 0 = 0 B.
0 + 1 = 1 Donde Entonces
A = 101 1001,1110 R = 10 1010,012 [42,2510]
1 + 0 = 1
B = 100 0111,0011
1 + 1 = 10
Multiplicación Binaria
1 0 0 0 0 1 1 1 1 1 0 ³ C arry [Ex ceso]
1 0 1 1 0 0 1 , 1 1 1 0 [= 89 ,8 7 5 1 0 ]
† 1 0 0 0 0 1 1 , 0 0 1 1 [= 67 ,1 8 7 5 1 0 ]
TABLA DE LA Ejemplo.- Dados los valores
MULTIPLICACIÓN binarios de A y B
1 0 0 1 1 1 0 1 , 0 0 0 1 [= 15 7 ,0 6 2 5 1 0 ]
0 x 0 = 0 obtener P = A x B.
Entonces, 0 x 1 = 0 Donde:
1 x 0 = 0 A = 1101,101 [13,62510]
S = 1001 1101.00012 [/ 157.062510]
B = 1010,011 [10,37510]
1 x 1 = 1
Resta Binaria
1 1 0 1 , 1 0 1 [= 13,62510]
x 1 0 1 0 , 0 1 1 [= 10,37510]
TABLA DE Ejemplo.- Dados los valores binarios 1 1 0 1 1 0 1
LA RESTA de A y B obtener R = A - 1 1 0 1 1 0 1
0 - 0 = 0 B. 1 1 0 1 1 0 1 0 0
1 - 0 = 1 Donde: 1 1 0 1 1 0 1 0
A = 110 1101,1001 1 0 0 0 1 1 0 1 , 0 1 0 1 1 1 [= 141,35937510]
1 - 1 = 0
B = 101 1110,0101
Entonces
Q = 111,1012 [/ 7,62510]
RESIDUO = 0,100112 [/ 0,5937510]
P = 1000 1101,0101 112 [/ 141,35937210]
Finalmente, conviene indicar que cualquier operación
matemática, simple o compleja, puede resolverse en
División Binaria forma de sumas.
TABLA DE
Ejemplo.- Dados los valores binarios Representación de Números Bipolares Utilizando
LA DIVISIÓN
de A y B obtener Q = A ÷ Complementos.- La representación por medio de
0 ÷ 1 = 0
B y el Residuo. complementos sirve para trabajar con números positivos
1 ÷ 1 = 1 y negativos, es decir con cantidades bipolares. Para
indicar el signo se emplea un dígito adicional. En
A = 110 0101,101 [101,62510] el caso del sistema de numeración binaria, que es
B = 1101,01 [13,2510] el que se utiliza en las computadoras, generalmente
el 0 indica el signo positivo y el 1 el signo negativo
) ) ) ) ) [convenio que se usará]. El dígito para el signo ocupa
1 1 0 0 1 0 1 1 0 , 1 11 0 1 0 1
la posición “más significante”.
1 1 0 1 0 1 1 11 ,1 0 1
Para trabajar con complementos es necesario
1 1 0 0 0 0 1
1 1 0 1 0 1
establecer un determinado número de dígitos, tanto
1 0 1 1 0 0 0 para la parte entera como para la fraccionaria y,
1 1 0 1 0 1 como se mencionó, un bit1 más para el signo.
1 0 0 0 1 1 1
La representación de cantidades por medio de
1 1 0 1 0 1
1 0 0 1 0 0 0
complementos facilita la realización de las
1 1 0 1 0 1 operaciones aritméticas básicas, puesto que se usan
1 0 0 1 1 los mismos circuitos sumadores binarios; esto se debe
al hecho de que a la resta se la puede implementar
Entonces
1.- El término bit significa dígito binario, del inglés binary digit.
mediante una suma entre el minuendo y el complemento primero, con cuantos dígitos efectivos se va a
del substraendo. trabajar, luego se agrega el dígito del signo.
En las computadoras, los dispositivos digitales Generalmente se usa el 0 para indicar una cantidad
[sumadores, comparadores, registros, etc.] trabajan positiva y (B - 1) para indicar una cantidad negativa.
con un determinado número bien definido de dígitos Una vez realizado este proceso, al número así obtenido
binarios, por tanto conviene acostumbrarse a se lo resta de [B - 1]s, tantos como dígitos tenga
representar las cantidades binarias con un mismo la nueva representación del número. En el caso del
número de cifras. Por ejemplo, para un microprocesador sistema de numeración binario [base 2], se resta de
[CPU] de 8-bits, el 010 se escribe como 1s [2 - 1]s, como puede verse a continuación.
S
1110 1101 1011,1000 1111 / -001 0010 0100,0111 0000 3.- En el sistema binario, al Complemento Verdadero [a B] se lo denomina
Complemento a 2 y en decimal, Complemento a 10.
Ejemplo 1.- Realice la operación A - B, usando a 2 es el más utilizado en las computadoras digitales.
complemento a 2. Emplee 10-bits para la parte entera, En el ejemplo anterior, se ve que el bit del signo
4-bits para la parte fraccionaria y uno para el signo. es 0, lo que implica un resultado positivo. Si se
Los valores de A y B se indican en el ejemplo. tuviera un resultado negativo [bit del signo igual
a 1], habría que obtener el complemento a 2 del
A = 1110 0001,1011 [= 225,687510] resultado para conocer su magnitud, como se estudia
B = 1101 0000,1101 [= 208,812510] en el siguiente ejemplo.
S
Respuesta = 16,87510
A = 0 0 0 0 0 1 1 0 1 0 0 1 , 0 0 1 1
+ B* = 1 1 1 1 0 1 0 0 1 0 0 1 , 0 1 1 1
En el caso del trabajar con complemento verdadero,
1 1 1 1 1 0 1 1 0 0 1 0 , 1 0 1 0
el dígito del carry se deshecha. Esto simplifica el
proceso aritmético. Debido a esto, el complemento
+ D = 0 0 0 0 1 1 0 1 0 1 0 0 1 1 , 1 0 0 1 0
- A = 1 1 1 1 1 1 0 1 1 0 0 1 1 0 , 0 1 1 1 0
Datos: R1 = 1 0 0 0 0 1 0 0 1 1 0 0 1 1 0 , 0 0 0 0 0
A = 1 1 1 0 1 1 0 1 , 1 0 0 1
B = 1 1 0 0 1 1 0 1 1 0 1 , 1 0 1
S
C = 1 1 0 1 1 1 0 1 1 0 , 1 1 1 + C = 0 0 0 0 1 1 0 1 1 1 0 1 1 0 , 1 1 1 0 0
D = 1 1 0 1 0 1 0 0 1 1 , 1 0 0 1 - B = 1 1 1 0 0 1 1 0 0 1 0 0 1 0 , 0 1 1 0 0
R2 = 0 1 1 1 1 0 1 0 0 0 0 1 0 0 1 , 0 1 0 0 0
Operación aritmética
puesto que este resultado parcial [R2] es negativo
R1 = (D - A) R2 = (C - B) R = R1 - R2 para realizar la operación correctamente hay que
volver a obtener el complemento a 2 de este valor.
Se utilizarán 13-bits para la parte entera, 5-bits Es decir
para la parte fraccionaria y 1-bit para el signo.
Entonces S
R2 = 11 1101 0000 1001,0100 0
+1372,75 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0
0 0 0 1 1 1 1 0 0 0 1 0 1 0 0 0 0 0 1
0 0 1 0 2 2 2 0 0 1 0 0 1 0 1 0 0 1 1
Respuesta = +1372,7510
0 0 1 1 3 3 3 0 0 1 1 0 1 1 0 0 0 1 0
0 1 0 0 4 4 4 0 1 0 0 0 1 1 1 0 1 1 0
Códigos de Numeración Binaria.- La representación de 0 1 0 1 5 5 5 0 1 0 1 1 0 0 0 0 1 1 1
cantidades por medio de algún arreglo de dígitos se 0 1 1 0 6 6 6 0 1 1 0 1 0 0 1 0 1 0 1
2 0 0 1 0 1 0 1 0 0 0 1 0 0 0 1 0
0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0
-1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 1
-2 1 0 1 0 0 1 1 0 1 1 0 1 1 1 1 0
El código de Gray es útil en aquellas aplicaciones
-3 1 0 1 1 0 1 0 1 1 1 0 0 1 1 0 1
en las que pueden presentarse códigos intermedios
-4 1 1 0 0 0 1 0 0 1 0 1 1 1 1 0 0
falsos, que podrían ocurrir en otros códigos.
-5 1 1 0 1 0 0 1 1 1 0 1 0 1 0 1 1
-6 1 1 1 0 0 0 1 0 1 0 0 1 1 0 1 0
Códigos Bipolares.- Existe una gran variedad de códigos -7 1 1 1 1 0 0 0 1 1 0 0 0 1 0 0 1
binarios, entre otros: Signo-Magnitud, Complemento -8 0 0 0 0 1 0 0 0
a 1, Complemento a 2, Binario Desplazado [Offset],
Todo Complementado, etc. Estos códigos sirven para Los códigos Signo-Magnitud y Binario Offset
representar cantidades tanto positivas como negativas conceptualmente son simples, pero representan
[para lo cual un dígito representa el signo y los dificultades al querer implementarlos en software.
otros la “magnitud” del número]. Los códigos bipolares Mucho más fácil es implementar los códigos Complemento
más comunes [para 4-bits incluido el signo] se indican a-1 y Complemento a-2, que son los más usados en las
en la siguiente tabla. computadoras. El código signo-magnitud y el complemento
a 1 tienen dos códigos binarios para representar el
valor decimal 0, lo que constituye un problema.
0 0 0 0 0 N UL D LE DS SP & -
representar un carácter simple, dando un máximo
1 0 0 0 1 SOH DC1 SOS
posible de 256 caracteres. Es utilizado como un
2 0 0 1 0 S TX DC2 FS SYN
sistema de código en muchos computadores. El código
3 0 0 1 1 E TX DC3
EBCDIC es simplemente el código BCD extendido a 8-
4 0 1 0 0 PF RES BY P PN
bits. 5 0 1 0 1 HT NL LF RS
EOB
6 0 1 1 0 LC BS UC
ETB
PRE
7 0 1 1 1 DEL IL EOT
ESC
8 1 0 0 0 CAN
9 1 0 0 1 R LF EM \
A 1 0 1 0 SMM CC SM ¢ ! | :
B 1 0 1 1 VT . $ ' #
C 1 1 0 0 FF IF S DC4 < * % @
D 1 1 0 1 CR IG S ENQ NAK ( ) _ ´
E 1 1 1 0 SO IR S ACK + ; > =
F 1 1 1 1 SI IU S BE L SUB ¬ ? "
Caracteres de Comando
A 1 0 1 0
B 1 0 1 1
C 1 1 0 0
D 1 1 0 1
E 1 1 1 0
F 1 1 1 1
bits
7654 3210
Ej. Código de la letra N = 1101 0101 = D5H
D7 96 93 89 A3 85 83 95 89 83 81 40
HEX MSD 6 0 1 2 3 4 5 6 7
N a c i o n a l . b7 0 0 0 0 0 0 0 0
D5 81 83 89 96 95 81 93 4B
BITS b6 0 0 0 0 1 1 1 1
b5 0 0 1 1 0 0 1 1
Otro código alfanumérico de 7-bits, muy utilizado
b3 b2 b1 b4 0 1 0 1 0 1 0 1
por la mayoría de fabricantes de computadoras, es LS D 9 b0
0 0 0 0 0 N UL D LE SP 0 @ P ` p
el ASCII [American Standard Code for Information
1 0 0 0 1 SOH DC1 ! 1 A Q a q
Interchange], cuya tabla se muestra a continuación.
2 0 0 1 0 S TX DC2 " 2 B R b r
3 0 0 1 1 E TX DC3 # 3 C S c s
4 0 1 0 0 EOT DC4 $ 4 D T d t
5 0 1 0 1 ENQ NAK % 5 E U e u
8 1 0 0 0 BS CAN ( 8 H X h x
9 1 0 0 1 HT EM ) 9 I Y i y
A 1 0 1 0 LF SUB * : J Z j z
B 1 0 1 1 VT ESC + ; K [ k {
C 1 1 0 0 FF FS , < L \ l |
D 1 1 0 1 CR GS - = M ] m }
E 1 1 1 0 SO RS . > N ^ n ~
F 1 1 1 1 SI US / ? O _ o DEL
Caracteres de Comando
Ejemplo.-
Encuentre el código ASCII [HEX] del siguiente
texto: Politécnica Nacional.
P o l i t e c n i c a
50 6F 6C 69 74 65 63 6 69 63 61 20
N a c i o n a l .
4 61 63 69 6F 6 61 6C 2
un número infinito de valores en un rango esto]. De esta manera las 16 posibles combinaciones
determinado], una variable booleana, por ejemplo A, pueden estar relacionadas a las cantidades 0-1510,
puede tomar solamente 2 valores, que generalmente que puede tomar el número binario. Conociendo los
se los relaciona con VERDADERO y FALSO . Sin embargo, valores VERDADERO /FALSO de cada una de las variables,
se les puede asignar otros valores, tal como: posibilitará el cálculo de la cantidad que ella
caliente/frío, macho/hembra, alto/bajo, etc. Para representa. Para trabajar con variables booleanas,
representar los 2 posibles valores de las variable se utilizan operadores similares a los del álgebra
booleanas se utilizan los símbolos 0 y 1. Generalmente común. A estos operadores booleanos comúnmente se
A = 1 significa que A es VERDADERO en un sentido los conoce como conectivos lógicos.
booleano, mientras que A = 0 indica que A es FALSO .
Entonces una variable booleana puede estar relacionada Proposiciones y Conectivos Lógicos
a algún ítem de información, por ejemplo, A = 1,
significa que un interruptor asociado con A está Proposición Planteamiento de un teorema o de un problema que
abierto y A = 0 significa que el mismo interruptor se debe demostrar o resolver.
está cerrado. Otra variable, B, puede relacionarse Premisa Supuesto material, no necesariamente válido
lógicamente, a partir del que se infiere una conclusión.
a la temperatura de una habitación, siendo VERDADERA
cuando la temperatura exceda los 21°C y FALSA en otro Conectivo Son los operadores [o compuertas] del álgebra de Boole,
similares a los del álgebra común, y representan a los
caso o viceversa. circuitos digitales más fundamentales. En este capítulo
se describe su operación mediante el uso del álgebra
de Boole. Se estudia cómo pueden combinarse entre
sí varias compuertas para implementar circuitos lógicos
1.- George Boole, matemático inglés del siglo XIX, inventó el álgebra
más complejos.
binaria o lógica que lleva su nombre: “Álgebra booleana”.
Variable Las variables booleanas sólo pueden tomar dos valores posiciones: A y B.
lógicos: “0” o “1”. En un circuito lógico, una variable
Booleana
booleana puede representar ausencia o presencia de
A = Somos estudiantes de la EPN
voltaje. En una proposición lógica, la variable booleana
puede ser falsa o verdadera. En general sólo tienen dos
B = Asistimos a la clase de Sistemas Digitales
opciones posibles.
Con la ayuda de la siguiente tabla, se puede
A continuación se dan algunos ejemplos de variables determinar cuando la proposición Y es verdadera o
booleanas. falsa.
0L 1L B A Y B A Y
FA L S O V ER D A D E R O FA L S O FA L S O FA L S O F F F
B A JO A LTO FA L S O V ER D A D E R O FA L S O F V F
A B IER TO CER R A D O V ER D A D E R O FA L S O FA L S O V F F
A R R IB A ABAJO V ER D A D E R O V ER D A D E R O V ER D A D E R O V V V
FRÍO CA LIENTE
1L 0L 0L
ciertos. A los conectivos lógicos se los puede
1L 1L 1L
implementar físicamente de diferentes maneras, entre
TA B LA D E VER D A D D EL CO N ECTIVO A N D P A RA 2-EN TR A D A S
otras con interruptores y recibe el nombre de
compuerta AND, cuyo circuito se muestra en la fig.
1.5 (a) y los símbolos lógicos utilizados en las
representaciones esquemáticas en la fig. 1.5 (b).
En el circuito de la fig. 1.5 (a), un interruptor
La fig. 1.5 c) muestra el símbolo IEEE del CI-7400,
abierto significa 0L y un interruptor cerrado, 1L,
junto con la tabla de verdad. Si a una respuesta FALSA
un LED apagado = 0L y un LED encendido = 1L.
se le asigna el valor lógico 0 [0L] y a una respuesta
VERDADERA se le asigna el valor lógico 1 [1L], la tabla
anterior puede escribirse como se muestra en la
siguiente tabla, que es la forma más común de
presentar una tabla de verdad. Cuando se hace así,
esta tabla puede relacionarse con un producto lógico
[no producto aritmético] y la proposición Y puede
expresarse así
FIG U R A 1 .6 a) b)
FIG UR A 1.5 a) b) c)
La fig. 1.6 a) muestra la distribución de pines
del CI-7408 que tiene 4 compuertas AND de 2-entradas.
La fig. 1.6 b) muestra la circuitería de una compuerta es VERDADERA , pero no sabe jugar básquet, B es FALSA ,
AND con tecnología TTL, con salida Totem-Pole. Los entonces Y es VERDADERA . Si Jaime no sabe jugar fútbol,
diodos de las entradas sirven para proteger a la A es FALSA , pero si sabe jugar básquet, B en VERDADERA ,
compuerta de voltajes negativos y reciben el nombre entonces Y es VERDADERA. Finalmente si Jaime sabe jugar
inglés de diodos “clamp”. fútbol, A es VERDADERA , y sabe jugar básquet, B es
VERDADERA , por tanto Y es VERDADERA . Si a una respuesta
Conectivo OR [Disyunción “O”].- Sirve para separar FALSA se le asigna el valor lógico 0 [0L] y a una
dos o más proposiciones que pueden ser VERDADERAS o respuesta VERDADERA se le asigna el valor lógico 1
FALSAS . Sea la proposición compuesta: [1L], la tabla anterior puede escribirse como se
Y = Jaime, sabe jugar ¿fútbol o básquet? muestra en la siguiente tabla. Cuando se hace así,
esta tabla puede relacionarse con una suma lógica
Para saber cuándo la proposición Y es VERDADERA o [no suma aritmética] y la proposición Y puede
cuándo es FALSA, se la divide en dos subproposiciones: expresarse así
A y B.
B A Y
A = Jaime sabe jugar fútbol
0L 0L 0L
B = Jaime sabe jugar básquet
0L 1L 1L
1L 0L 1L
La siguiente tabla permite analizar en qué 1L 1L 1L
condiciones la proposición Y es verdadera o falsa. TA B LA D E V ER D A D D E L C O N E C TIV O O R P A R A 2 -E N TR A D A S .
B A Y B A Y
FA L S O FA L S O FA L S O F F F
FA L S O V ER D A D E R O V ER D A D E R O F V V
V ER D A D E R O FA L S O V ER D A D E R O V F V
V ER D A D E R O V ER D A D E R O V ER D A D E R O V V V
A Y A Y
F V OL 1L
V F 1L OL
TA B LA D E VER D A D D EL O P ER A D O R N O T
Operador NOT [Inverter o Inversor].- Se lo define para El circuito del inversor con interruptor y con
un solo argumento; el operador NOT invierte el valor transistor se muestra en la fig. 1.9 a); los símbolos
1L 0L 1L
fig. 1.10 b) muestra la circuitería de una compuerta
1L 1L 0L
NOT con tecnología TTL con salida Totem-Pole.
TA B LA D E VER D A D D EL CO N ECTIVO N A ND P A R A 2-EN TR A D A S
a) b)
FIG UR A 1.10 CO M P UERTA N O T TTL [TO TEM -P O LE] FIG U R A A .1 2 a) b) c)
Compuerta NAND [Conectivo NAND].- Es un dispositivo La fig. 1.12 a) muestra la distribución de pines
compuesto por un conectivo NOT conectado a la salida del CI-7400 que tiene 4 compuertas NAND de 2-entradas.
de un compuerta AND, como se muestra en la fig. 1.11 La fig. 1.12 b) muestra la circuitería de una
a); las figs. 1.11 b) y c) corresponden a los símbolos compuerta NAND con tecnología TTL con salida Totem-
lógicos. Pole. Se observa que la estructura circuital es
idéntica al de la compuerta NOT, la única diferencia
es que el transistor de entrada tiene un solo emisor
en la compuerta NOT y varios emisores en las
compuertas NAND [en este caso dos].
FIG U R A 1.1 1 a) b) c)
La fig. 1.13 a) muestra la distribución de pines
del CI-7401 que tiene 4 compuertas NAND de 2-entradas.
a) b) c)
FIG UR A 1.1 3 4 -CO M P U ER TA N A N D D E 2-EN TR A D A S SA LID A CO LECTO R
A B IERTO
FIG U R A 1 .1 7 a) b)
Resumen de Compuertas Lógicas Básicas Postulados y Teoremas del Álgebra de Boole.- En el álgebra
SÍM B O LO -1 SÍM B O LO -2 TA B LA D E de Boole existen varios postulados, identidades y
CI Y FU N CIÓ N
[TR A D ICIO N A L] [IEEE - A N SI] VER D A D
teoremas básicos.
AND
7 4 08 Postulado.- Principio cuya admisión es necesaria para
establecer una demostración. Verdad evidente que no
necesita demostrarse.
0 x 1 = 0 1 + 0 = 1
1 x 0 = 0 0 + 1 = 1
NOR
1 x 1 = 1 0 + 1 = 0
7 4 02
= 0 = 1 ² Com p lem ento
P R O D U C TO LÓ G IC O S U M A LÓ G IC A
XO R
Principio de Dualidad.- Si se observa los postulados
7 4 86 y las relaciones algebraicas anteriores, se ve que
hay dos formas para cada uno de ellos. Esto parece
implicar que debería comprobarse ambas relaciones.
2
Sin embargo, el principio de dualidad simplifica
el esfuerzo. Este principio establece que cada teorema Proposiciones Elementales.- Las proposiciones básicas
tiene un dual que se puede obtener: o elementales del álgebra de Boole se establecen a
partir de las tablas de verdad de los conectivos AND
a ) IN T ER C A M B IA N D O LO S O P E R A D O R E S A N D Y O R D E LA S E X P R E SIO N E S . y OR, como se indica en la siguiente tabla.
b ) IN T ER C A M B IA N D O LO S ELE M E N TO S 0 Y 1 D E LA S E X P R E SIO N E S .
c) LA FO R M A D E LA S VA RIA B LES [SI LA S H UB IER A ] N O C A M B IA .
a.a= a a + a = a ² Idempotencia [Tautología]
² Complementos
0 . 1 = 0 a . 1 = a
a . 1 = a a + 0 = a ² Identidades
ù ù ù ù ù ù ù ù
a . 0 = 0 a + 1 = 1 ² Elementos nulos
1 + 0 = 1 a + 0 = a
² Involución
Teorema de COMBINACIÓN
Teorema de REDUNDANCIA
Teorema de DeMORGAN
Demostración Tabular
Y X X + Y
O O 1 O O O
O 1 O O 1 1
FIG URA 1.21 CIRCUITO Ejemplo.- Determinar la ecuación booleana del circuito
SIM P LIFICA D O
de la fig. 1.22.
FIG U R A 1 .2 2
FIG U R A 1 .2 3
En el circuito de la fig 1.22, el inversor [com-
puerta 4] genera ; la compuerta AND [2], genera
el término ; la compuerta XOR [3], el término La salida del circuito de la fig. 1.23 es
; finalmente, la compuerta OR [1], genera la . En la fig. 1.23, un circuito XOR con
función: , que es la respuesta.
compuertas NAND, se ve que el número de conectivos
que se ha requerido para implementar la compuerta
Universalidad de las Compuertas NAND y NOR .- De XOR, utilizando compuertas NAND, es el mismo que el
la misma manera en que las compuertas A-O-N, cons- que se usó con compuertas A-O-N.
tituyen un conjunto completo, la compuerta NAND, por El circuito de la fig. 1.24, con solo 4-compuertas
si sola, constituye un conjunto completo, es decir NAND de 2-entradas, también corresponde a una
utilizando exclusivamente compuertas NAND se puede
compuerta XOR, es decir, .
implementar cualquier red lógica, por compleja que
sea. Lo mismo podemos decir de la compuerta NOR.
FIG U R A 1 .2 5
Que puede implementarse con compuertas A-O-N. Para
hacerlo con compuertas NAND, puede utilizarse la misma
Ejemplo.- Simplificar la función que se indica a metodología que se utilizó para implementar la función
continuación, implementar la función simplificada XOR con compuertas NAND y NOR, que fueron Involución
con compuertas A-O-N y con compuertas NAND. y el teorema de DeMorgan. De modo que la función
booleana para la implementación con compuertas NAND
queda como
con A-O-N y con NAND. Las compuertas 5 y 6 [NOT], que queda es , puede observarse que el término
también pueden implementarse con NAND. 2 no puede agruparse con ninguno y por tanto no se
puede simplificar. La función simplificada quedaría
Ejemplo.- Simplificar la función que se indica a como
continuación, implementar la función simplificada
con compuertas A-O-N y con compuertas NOR.
FIG U R A 1 .2 6
FIG U R A 1 .2 7
Si se agrupan los términos 1 y 3 se elimina la Que puede implementarse con compuertas A-O-N. Para
variable X, lo que genera el término , al hacerlo con compuertas NOR, puede utilizarse la misma
agrupar los términos 3 y 4, se elimina la variable metodología que se utilizó para implementar la función
y, el término que queda es [X + Z], y al agrupar los XOR con compuertas NAND y NOR, que fueron Involución
términos 3 y 5, se elimina la variable Z, el término y el teorema de DeMorgan. De modo que la función
FIG U R A 1 .2 8
corte y el LED no se enciende, cuando la señal Y = la variable de salida Y. Cada variable auxiliar genera
1L, el transistor se satura aproximadamente a 10mA un producto lógico de las variables de entrada [por
[VCC = 5V] y el LED se enciende. ejemplo, Y4 = CBA], además tiene un mínimo de 1s y
un máximo de 0s. Por esta razón, a los términos
Formas Estándar de las Funciones Booleanas.- Se ha generados por cada una de las variables auxiliares
visto que es posible describir una función booleana [1s, en la tabla de verdad], se lo denomina término
mediante una tabla de verdad que muestra los valores mínimo (minterm).
de la función para todas las posibles combinaciones
de 0s y 1s de sus argumentos o variables de entrada. C B A Y Y4 Y3 Y2 Y1 m interm s
O O 1 1 O O O 1
presentar el comportamiento de una función es mediante
O 1 O 1 O O 1 O
una ecuación booleana. En esta sección se estudiará
O 1 1 O O O O O
cómo obtener una ecuación booleana que está descrita
por una tabla de verdad. 1 O O 1 O 1 O O
1 O 1 O O O O O
1 1 1 1 1 O O O CBA = m 7
1s de la Tabla de Verdad [Minterms].- Para esto se
utilizará el siguiente ejemplo: Diseñar un circuito
lógico que tiene de 3-variables de entrada [C, B y
A] y una variable de salida [Y], de tal manera que
cuando en las entradas haya un número impar de 1s,
la salida [Y] tome el valor 1L, en cualquier otro Puede observarse que en cada uno de los términos
caso la salida debe ser 0L. Este circuito recibe el generados, están presentes las 3-variables de entrada,
nombre de detector/generador de paridad. en su forma normal o en su forma complementada. Ahora
bien, la variable de salida Y, corresponde a la suma
Solución.- La siguiente tabla de verdad muestra el lógica de las 4-variables auxiliares, es decir
comportamiento del circuito lógico pedido. Para re-
solver este problema se han utilizado 4-variables
auxiliares: Y1, Y2, Y3 y Y4, una por cada 1L que tiene
fig. 1.32. 1 0 1 0
1 1 0 0
1 1 1 1
Ejemplo.- Diseñar un circuito digital que dispone Esta ecuación booleana, también es una forma
de 3-entradas [C, B y A] y una salida [Y]. La salida estándar o forma canónica. En este caso
debe ser 1 cuando en las entradas haya un número impar
de 1s [detector/chequeador de paridad]. FO RM A CA N Ó N ICA CO N JUN TIVA
P R O D U C TO D E TÉ R M IN O S M Á X IM O S [M A X T ER M S ]
P RO D U CTO EX P A N D ID O D E SU M A S
C B A Y M a xterm s
D ESCO M P O SICIÓ N EN M A X TER M S
0 0 0 0
0 0 1 1
En general, una función de N-variables de entrada
0 1 0 1
puede tener hasta 2N maxterms. Para el caso de 3-
0 1 1 0 variables de entrada, los correspondientes maxterms
1 0 0 1 serían: M0, M1, M2, M3, M4, M5, M6 Y M7. Cada maxterm
se genera de la siguiente manera: si la variable de La tabla de función para este convertidor de código
entrada tiene el valor 0L, la variable aparece en se muestra a continuación. La forma canónica
su forma normal [sin complemento]; si la variable disyuntiva de las ecuaciones de las variables de
de entrada tiene el valor 1L la variable aparece salida se muestran a continuación.
complementada. A los maxterms, se los representa con
una M [mayúscula] y un subíndice que corresponde al
equivalente decimal del número binario del que
proviene. También puede expresarse de las siguientes
maneras.
BIN GRAY
B2 B1 B0 G2 G1 G0
0 0 0 0 0 0
0 0 1 0 0 1
cualquiera de estas opciones, representa una forma
0 1 0 0 1 1
canónica disyuntiva.
0 1 1 0 1 0
1 0 0 1 1 0
La forma canónica conjuntiva de las ecuaciones
1 0 1 1 1 1 de las variables de salida son
1 1 0 1 0 1
1 1 1 1 0 0
o, lo que es lo mismo
FIG U R A 1 .3 4 CO D IFICA D O R D E B IN -
A -G RA Y D E 4-B ITS
[B2B1B0]. Obtener las ecuaciones de las variables de esto para facilitar la agrupación de los minterms
salida en las formas canónicas conjuntiva y [o maxterms], de manera que genere la función más
disyuntiva. Implementar el circuito el menor número simplificada posible. Para cada variable de salida
de compuertas XOR. Ver si es factible generalizar se debe elaborar un mapa-K. A continuación se
para mayor número de entradas e implementarlas con presentan algunos ejemplos de cómo construir el mapa-
compuertas XOR. K, para diferente número de variables de entrada.
El proceso de diseño empieza por el planteamiento En la tabla de función se ve que, a pesar de que
del problema, en forma clara y bien definida. Con el código BCD solamente acepta las diez primeras
esa información se elabora una tabla de función, en combinaciones de 0s y 1s, se muestran todas las 16-
la que se indicará con 1L cuando se cumple la combinaciones posibles de las variables de entrada,
condición del planteamiento y con 0L cuando no cumple las condiciones de entrada que no corresponden al
B CD EX C-3
D C B A Z Y X W
0 0 0 0 0 0 1 1
0 0 0 1 0 1 0 0
0 0 1 0 0 1 0 1
0 0 1 1 0 1 1 0
0 1 0 0 0 1 1 1
0 1 0 1 1 0 0 0
0 1 1 0 1 0 0 1
1 1 1 1 X X X X
Problemas propuestos.-
Dispositivos DEFINICIONES
en Gran Escala].- Este es un concepto utilizado para controladores de muy alta capacidad que trean
definir un subsistema o un sistema funcional completo incluidos: memoria de programa, memoria de datos
más grande, fabricado en un mismo microcircuito. y puertos de entrada/salida. Tienen un equivalente
Se considera que contiene desde 100 hasta 10000 de más de 1000 000 de compuertas.
compuertas o circuitos de similar complejidad.
Comprende las memorias -RAM, ROM y PLAs. En Dispositivos Combinacionales MSI.- Dentro de los
este caso hay que tomar en consideración el número dispositivos MSI comerciales, en este capítulo se
de bytes de memoria y el número de elementos de estudiarán, de entre los más importantes, los
soporte. Este método de diseño reemplaza toda una siguientes.
circuitería lógica por elementos de memoria.
Esta información por lo general es de carácter segmentos del display. Estos cátodos deben ser
numérico [aunque puede ser alfanumérica]. Una forma comandados por un decodificador de 7-segmentos, que
sencilla de mostrar información numérica utiliza enviará la información necesaria para que se
un arreglo de 7-segmentos [a, ..., g], como el que enciendan los segmentos adecuados para la formación
se muestra en la fig. 2.1; con este arreglo se pueden de cada dígito decimal, como se muestra en la tabla
formar los dígitos del 0 al 9; para esto, de función del CI-7446/47. Para evitar que el LED
normalmente, se emplea un LED para cada segmento. se destruya, se requiere limitar la corriente que
Para formar los respectivos dígitos, algunos LEDs circula por él, para ello, generalmente se utiliza
se encienden, mientras que otros permanecen apagados. una resistencia de 330Ù aproximadamente para cada
Para comandar el encendido y apagado de los LEDs, segmento [7 resistencias en total].
se emplean decodificadores. Un circuito lógico muy
utilizado para comandar un display de 7 segmentos
y presentar valores decimales es el decodificador
de BCD-a-7 segmentos. Existen dos tipos de arreglo,
por tanto, hay dos tipos de decodificadores de BCD-a-
7 segmentos: 1) los ánodos de los 7 LEDs que forman
el arreglo están conectados en un mismo punto
[display de 7 segmentos de ánodo común] y 2) los
cátodos de los 7 LEDs que forman el arreglo están
conectados en un mismo punto [display de 7 segmentos
de cátodo común]. Cada uno de estos arreglos requiere
un decodificador especial.
(Ripp le-B lanking -Inp ut), debe estar abierta o alta si no se desea blanq uear
un ce ro d ecim a l.
N ota 2 . Cu an do se ap lica u n nivel lóg ico b ajo d irecta m en te a la en tra d a B la nkin g-
In pu t (B I), tod a s la s sa lid a s d e los se g m en tos se ap a ga n, sin im p orta r
el nive l d e cua lq uiera d e la s entra d a s.
N ota 3. Cua nd o la entra d a R ip p le-B la nking Inp ut (R B I) y la s entra d a s D , C, B y
A están en un nivel b a jo con la entra d a p rueb a d e lá m p a ra s (La m p Te st,
LT) en n ivel alto, tod a s la s sa lid a s d e los seg m en tos p a sa n a ap a ga d o
FIG U R A 2 .3 A RREGLO DE 7 LEDs CUYO S ÁNO DO S ES TÁ N (Off) y la salida Ripple-Blanking Output (RBO) pasa a un nivel bajo (condición
C O N E C TA D O S A U N P U N T O C O M Ú N d e resp uesta ).
N ota 4. Cua nd o la sa lid a B la nking In p u t/R ip ple B la nking O utput (B I/R B O ) está
a b ierta o se m a ntien e en u n nivel alto y se ap lica u n nivel b ajo a la en tra d a
DECIMAL EN TR A D A S B I/ SA LID A S La m p -Te st, tod a s la s sa lid a s d e los se g m e n tos se e n cie n d en (O n ).
O N O TA
LT D C B A BO a b c d e f g
FUNCIÓN RBI
En la tabla anterior [del CI-7447], O = On,
O 1 1 0 0 0 0 1 O O O O O O F
F = oFf. La fig. 2.4 muestra los resultados que se
1 1 X 0 0 0 1 1 F O O F F F F
2 1 X 0 0 1 0 1 O O F O O F O
obtienen en el display para las diferentes
3 1 X 0 0 1 1 1 O O O O F F O combinaciones binarias de las entradas: D = 8, C
4 1 X 0 1 0 0 1 F O O F F O O = 4, B = 2 y A = 1, de acuerdo con la tabla del CI-
5 1 X 0 1 0 1 1 O F O O F O O 7447.
6 1 X 0 1 1 0 1 F O O O O O O
7 1 X 0 1 1 1 1 O F O F F F F
1
8 1 X 1 0 0 0 1 O O O O O O O
9 1 X 1 0 0 1 1 O O O F F O O
1O 1 X 1 0 1 0 1 F F F O O F O
11 1 X 1 0 1 1 1 F F O O F F O
12 1 X 1 1 0 O 1 F O F F F O O
13 1 X 1 1 0 1 1 O F F O F O O
14 1 X 1 1 1 O 1 F F F O O O O
15 1 X 1 1 1 1 1 F F F F F F F
BI X X X X X X 0 F F F F F F F 2 FIG U R A 2 .4 R E SU LTA D O D E LO Q U E S E V E E N EL D IS P L A Y C UA N D O S E
IN G R ESA UN CÓ D IG O B IN A R IO D E 4-B its
RBI 1 0 0 0 0 0 0 F F F F F F F 3
LT 0 X X X X X 1 O O O O O O O 4
TA BLA D E F UN C IÓ N D E L C I-7446/47
FIG U R A 2 .7 A R R E G L O D E 7 L E D s C U Y O S CÁ TO D O S E S T Á N
C O N E C TA D O S A U N P U N T O C O M Ú N
La fig. 2.8 muestra la forma de conectar el decodificador de BCD-a-7 segmentos; en esos casos
decodificador CI-7448 con un display de 7 segmentos se utilizan los arreglos de displays en forma
de cátodo-común. También aquí se observa que cuando multiplexada. Un ejemplo se muestra en la fig. 2.9,
no se utilizan las entradas LT, RBI y RBO, se las en la que se han ensamblado 4-displays de 7-segmentos
conecta a VCC. de cátodo común. Aquí, los segmentos a de cada
display están conectados en forma común, lo que mismo
ocurre con los segmentos b, c, etc.
FIG U R A 2 .8 C O N E X I O N E S D E U N D E C O D IF IC A D O R
BCD–A-7 SEGMENTOS DE CÁTODO COMÚN
FIG U R A 2 .1 0 C O N E X IO N E S D E U N A R R EG LO D E D ISP L A Y S D E C Á T O D O
COM ÚN
en la forma que se muestra en la fig. 2.10. El chip, el decodificador y las resistencias limitadoras
contador módulo-4, conjuntamente con el decodificador de corriente. Este es un CI muy práctico porque ocupa
de 2-a-4, sirve para asegurar que sólo se active poco espacio y disminuye las conexiones externas,
uno de los displays, mientras los otros permanezcan la desventaja es que resulta costoso. En el mercado
apagados. El arreglo de 4-MUX de 2-a-1 sirve para existen algunos tipos de tales dispositivos.
permitir el ingreso de nueva información BCD cuando
la entrada de selección está en 1L o para mostrar Til311 Display Hexadecimal con Decodificador.- El display
la información previamente almacenada en la memoria y la lógica MSI-TTL se encuentran en el mismo CI.
FIFO [First In - First Out], cuando la entrada de Contiene un retenedor de 4-bits, un decodificador,
selección es 0L. La información para cada display y un arreglo de 4x 7 LEDs para los caracteres y 2-LEDs
sale de la memoria FIFO y debe ingresar por las más para punto decimal [dp] comandados externamente
entradas [D, C, B, A] del decodificador, la memoria [fig. 2.12]. Este decodificador acepta un número
debe estar sincronizada con el contador comandado binario de 4-bits y muestra la información en
por el reloj [oscilador] de barrido libre. hexadecimal.
FIG U R A 2 .1 2 TIL3 1 1
Pin 5 Retenedor para habilitar la entrada Los datos de estas entradas ingresan
Retenedores para las a los retenedores cuando la entrada
Pin 6 Omitido [No se utiliza] 12, 13,
entradas de datos [D, de habilitación está en 0L. La
Pin 7 Tierra común [GND] 2, 3
C, B, A] ponderación de estas entradas es:
Pin 8 Entrada para blanqueo [Blanking Input] D = 8; C = 4; B = 2; A = 1
FIG U RA 2 .1 4 D ISP LA Y
LC D
(0L), la salida de la XOR será exactamente la misma Los cristales líquidos son conjuntos de moléculas orgánicas
que la onda de entrada de 40Hz; la diferencia de transparentes y alargadas que tienden a formar redes regulares,
potencial entre el segmento y el plano posterior pero que se deforman fácilmente. Además, poseen otras
(Vsp) es cero, entonces el segmento se “apaga”. características eléctricas y ópticas, las propiedades de la luz
Cuando la entrada de comando está en un nivel alto que atraviesa una capa de cristal líquido dependen de la
orientación de la molécula. La característica eléctrica proporciona
(1L), la salida de la compuerta XOR es el complemento
el medio para hacer girar las moléculas mediante la aplicación
de la onda de entrada de 40Hz, entonces la diferencia
de un campo eléctrico.
de potencial entre el segmento y el plano posterior
varía entre +5V y -5V a una frecuencia de 40Hz, esta
señal permite el “activado” del segmento. Dispositivos de Cristal Líquido .- El término “cristal líquido”
La fig. 2.16 muestra un display LCD comandado presenta una ambigüedad en su nombre que concuerda
por un decodificador de BCD-a-7 segmentos tipo plenamente con su cualidad de ser una sustancia que exhibe
al mismo tiempo características de líquido y de sólido. Esto
MOSFET.
se debe a que las moléculas de este tipo de sustancia pueden
desplazarse unas respecto de otras con mucha facilidad [como
en un líquido], pero aun así, tienden a conservar una orientación
común, de manera análoga a lo que pasa en un sólido cuando
forma estructuras cristalinas. Tienen la facultad de presentar
características electro-ópticas, que fueron descubiertas por
el año 1970, estas propiedades que presentan algunos líquidos
forman cristales que polarizan la luz cuando se los somete a
la acción de un campo eléctrico. El ámbito de aplicaciones es
muy amplio: relojes digitales, calculadoras, instrumentos de
medida, monitores de computadores, etc.
Esto crea un display monocromático nítido que tiende a emitir un 1 1 0 1 ² Carry [Exceso]
brillo desde el naranja hasta el azul una vez que se excita al gas 0 1 0 1 ² A = A3 A2 A1 A0
encerrado; el color depende de la mezcla de gas. Para añadir color,
en cada celda se pone algún compuesto de fósforo que emite el color
1 1 0 1 ² B = B3 B2 B1 B0
deseado cuando incide luz ultravioleta. Los compuestos de fósforo Exceso final þ Î 0 0 1 0 ² S = CO S3 S2 S1 S0
están separados por pequeños surcos de modo que cuando se aplica
voltaje a una capa de fósforo, las otras capas no se excitan a menos
que así se desee. Las TV de pantalla plana crean imágenes utilizando En la operación aritmética del ejemplo anterior,
una matriz plana y fija de forma cuadrada o rectangular de pixeles se puede observar que lo primero que se suma son
[Picture Elements]. Las imágenes que se forman de esta manera, los bits menos significantes [B0, A0] lo que genera
son muy nítidas porque la información del color y la luz de la pantalla
una suma parcial, que es lo que se escribe [S0] y
se controla digitalmente a nivel de pixel [un punto de la pantalla].
Cada sub-pixel individual, se enciende o se apaga con su propio un exceso parcial [carry] que se lleva a la siguiente
electrodo. Controlando cuidadosamente el voltaje aplicado, la intensidad columna. Para la suma de los siguientes bits, se
de cada sub-pixel puede tener un rango de 256 tonos. Combinando suman los bits de Ai y Bi correspondientes más lo
los 3 sub-pixeles, se genera una paleta de 16,7 millones de colores;
que se trae de la columna anterior Ci. El exceso
[256 tonos de rojo x 256 tonos de verde x 256 tonos de azul]. Este
increible nivel de precisión, junto con una pantalla totalmente plana, final es parte de la respuesta.
permite que la TV tenga una imagen geométrica perfecta y enfocada
de arriba hacia abajo y de esquina a esquina. Otra ventaja de este
tipo de pantallas es que no se ven afectadas por campos eléctricos.
exceso parcial CO que ingresa al siguiente bloque, diagrama de bloques se muestra en la fig. 2.20, se
por eso recibe el nombre de medio sumador [Half- diseña en base a la tabla de función correspondiente.
Adder]; los otros bloques todos ellos tienen tres
entradas de datos: Ai, Bi [bits de A y B] y Ci [exceso Ci Bi Ai Si Co
0 1 0 1 0
de sumador completo [Full-Adder].
0 1 1 1
En primer lugar se realizará el diseño del medio
1 0 0 1 0
sumador [fig. 2.18], para esto se utilizará la tabla
1 0 1 0 1
de función que se indica a continuación.
1 1 0 0 1
1 1 1 1 1
BO AO S CO De aquí se deduce que
O O O O
O 1 1 O
1 O 1 O
1 1 O 1
El circuito lógico de un sumador completo, se obtiene del cuarto bit. Los sumadores se diseñan
utilizando compuertas NAND, se muestra en el diagrama de manera que los niveles lógicos de las entradas
de la fig. 2.21. y las salidas, incluso el carry, están en su forma
verdadera. Diseñados para media y alta velocidad,
CI-7483 y CI-74283.- Con los sumadores medio y completo los circuitos utilizan lógica TTL [Lógica Transistor-
se puede implementar un sumador de cualquier número Transistor] de alta velocidad y alto fan-out, pero
de bits. En el mercado existen sumadores aritméticos son compatibles con las familias DTL. La siguiente
binarios para números de 4-bits, el CI-7483, cuya es la tabla de verdad del sumador de 4-bits.
distribución de pines se muestra en la fig. 2.22
[el CI-7483 (superior) y el CI-74283 (inferior) es SA LID A S
A1 B1 A2 B2 Ó1 Ó2 C2 Ó1 Ó2 C2
A3 B3 A4 B4 Ó3 Ó4 C4 Ó3 Ó4 C4
0 0 0 0 0 0 0 1 0 0
1 1 0 0 1 0 0 0 1 0
0 0 0 0 1 0 0 0 1 0
1 1 0 0 0 1 0 1 1 0
0 0 1 0 0 1 0 1 1 0
1 1 1 0 1 1 0 0 0 1
1 1 1 0 0 0 1 1 0 1
0 0 0 1 0 1 0 1 1 0
1 1 0 1 1 1 0 0 0 1
En realidad, este CI dispone de 4-sumadores
0 0 0 1 1 1 0 0 0 1
completos, lo que facilita la construcción de
1 1 0 1 0 0 1 1 0 1
sumadores binarios de mayor número de bits. Estos
0 0 1 1 0 0 1 1 0 1
sumadores completos realizan la suma de 2-números
1 1 1 1 1 0 1 0 1 1
de 4-bits. Las salidas de suma [S], se proporcionan 0 0 1 1 1 0 1 0 1 1
para cada bit y el exceso [carry] resultante [CO] 1 1 1 1 0 1 1 1 1 1
FIG U R A 2 .2 4 S U M A D O R -R E STA D O R D E N Ú M E R O
D E 4-B its [IN CLUID O EL SIG N O ] EN CO M P LEM ENTO
a 2
FIG U R A 2.23 SU M A D O R B IN A R IO D E 8-B its
Sumador Binario de 8-bits.- Para implementar este En este caso la magnitud de los números está
circuito digital se requieren dos CI-7483, conectados definida por los 3-bits menos significantes, el bit
de la forma que se indica en la fig. 2.23. De esta “más significante”, en realidad, representa el signo
manera se puede expandir el número de bits del [S] de A, B y de la respuesta respectivamente. Las
sumador, el problema que se acumula el retardo de compuertas XOR, permiten dejar que el valor de B
pase sin complemento cuando la entrada de comando el resultado de la suma de A y B sea menor que 10
sea 0L [suma] y que se complemente el valor de B y sumar 6 [01102] cuando el resultado es mayor que
cuando la entrada de comando sea 1L [resta]. En el 9, este procedimiento recibe el nombre de Ajuste
circuito de la fig.2.24, la respuesta está limitada Decimal [Decimal Adjust DA].
a ±7 y está expresada en complemento a-2.
La fig. 2.25 es un Sumador-Restador para números CO S3 S2 S1 SO D. A.
O O O O 1 O
números A, B y de la respuesta que se limita a ±127.
O O O 1 O O
O O O 1 1 O
O O 1 O O O
O O 1 O 1 O
O O 1 1 O O
O O 1 1 1 O
O 1 O O O O
O 1 O O 1 O
O 1 O 1 O 1
O 1 O 1 1 1
O 1 1 O O 1
O 1 1 O 1 1
O 1 1 1 O 1
O 1 1 1 1 1
FIG UR A 2.25 SUM A D O R-RESTA D O R D E N Ú M E R O S D E 8B its [IN CLUID O EL 1 O O O O 1
S IG N O ] EN CO M P LEM EN TO a 2
1 O O O 1 1
1 O O 1 O 1
Unidad Aritmética y Lógica [Arithmetic Logic Unit ALU].- entrada M y las entradas de selección [S3, S2, S1,
Es un dispositivo que realiza operaciones aritméticas SO] como se indica en la siguiente tabla. Obsérvese
[suma, resta] y varias operaciones lógicas [AND, que los identificadores A, B y F en la tabla se
OR, etc.] con dos operandos [registros]: Reg-A y refieren a palabras de 4-bits [A3, A2, A1, AO], [B3,
Reg-B de x-bits [donde x = 4, 8, 16, etc.] cada uno, B2, B1, BO] y [F3, F2, F1, FO] y los símbolos . y +
para eso requiere de algunas entradas de selección se refieren a las operaciones AND y OR lógicas.
[S] de la operación que se realizará. El resultado
de la operación normalmente se almacena en el
Registro A [Acumulador]. La ALU es una parte muy
importante dentro de la CPU. La fig. 2.28 muestra
el diagrama de bloques de una ALU típica de 8-bits.
FIG U R A 2 .2 8 A . L. U .
CI-74LS181 [ALU/Generador de Función].- Las ALU MSI FIG UR A 2.29 CI-74 18 1 A LU/G ENER A D O R D E FUN CIO N ES
excesos [carry] entre las etapas y se ignora la pueden conectarse varias ALU en cascada, con el
entrada CN [carry in]. Las entradas [S3, S2, S1, SO] exceso de salida [Co] de cada ALU conectado al exceso
seleccionan una operación lógica particular; puede de entrada [Ci] de la etapa siguiente más
seleccionarse cualquiera de las 16 operaciones significante. Las mismas señales de selección de
combinacionales lógicas diferentes sobre dos función [M, S3, S2, S1, SO] se aplican a todos los
variables. ‘181 en la cascada.
Para realizar una suma en complemento a dos, se
Tabla de Funciones realizadas por la ALU usa [S3,S2,S1,SO] para seleccionar la operación “A
74LS181 de 4-bits. más B más Ci”. La entrada Ci de la ALU menos
En tra d a s Fun ción significante está normalmente en 0 durante las
S3 S2 S1 S0 M = O [a ritm ética ] M = 1 [lóg ica ] operaciones de suma. Para realizar una resta en
0 0 0 0 F = A m enos 1 m á s Ci F = A’
complemento a dos, se usa S3 y SO para seleccionar
0 0 0 1 F = A .B m enos 1 m á s Ci F = A’ + B’
la operación A menos B menos 1 más Ci. En este caso
0 0 1 0 F = A .B ’ m e n os 1 m á s C i F = A’ + B
0 0 1 1 F = 1 11 1 m á s Ci F = 1 11 1
la entrada Ci de la ALU menos significante está en
0 1 0 0 F = A m á s (A + B ’) m á s Ci F = A’ . B’ 1, ya que Ci actúa como el complemento del carry
0 1 0 1 F = A .B m á s (A + B ’) m á s Ci F = B’ durante la resta.
0 1 1 0 F = A m enos B m enos 1 m á s Ci F = (A r B )’
El ‘181 proporciona otras operaciones
0 1 1 1 F = A + B ’ m á s Ci F = A + B’
aritméticas, como “A menos 1 más Ci”, que son útiles
1 0 0 0 F = A m á s (A + B ) m á s C i F = A’ . B
1 0 0 1 F = A m á s B m á s Ci F = A r B
en algunas aplicaciones [por ejemplo, decrementar
1 0 1 0 F = A B m á s (A + B ) m á s C i F = B en 1]. También proporciona muchas operaciones
1 0 1 1 F = A + B m ás Ci F = A + B aritméticas raras, como “A.B’ más (A + B’) más Ci”,
1 1 0 0 F = A m á s A m á s Ci F = 0 00 0 que casi nunca se usan en la práctica.
1 1 0 1 F = A .B m á s A m á s Ci F = A . B’
Obsérvese que las entradas del operando
1 1 1 0 F = A .B ’ m á s A m á s C i F = A . B
[A3,A2,A1,AO] y [B3,B2,B1,BO] y las salidas de la
1 1 1 1 F = A m ás Ci F = A
función [F3,F2,F1,FO] del ‘181 son activas bajas.
El ‘181 también puede usarse con las entradas de
Cuando M = O, se seleccionan las operaciones
los operandos y las salidas de la función en activa
aritméticas, se propagan los excesos entre las etapas
alta. En este caso, debe construirse una versión
y se usa el Ci como una entrada de exceso a la etapa
diferente de la tabla de la función. Cuando M = 1,
más significante. Para operaciones de más de 4-bits,
0 0 0 F = 0 00 0
CI-74LS381 y CI-74LS382 [ALU/Generadores de Función].-
0 0 1 F = B m e n os A m e n os 1 m á s C i
Otra ALU MSI, el CI-74LS381 [y el CI-74LS382] que 0 1 0 F = A m e n os B m e n os 1 m á s C i
se muestra en la fig. 2.30, codifica sus entradas 0 1 1 F = A m ás B m ás Ci
1 1 0 F = A .B
en la tabla siguiente.
1 1 1 F = 1 11 1
0 1 1 1
1 0 0 0
1 0 1 0
1 B
1 1 0 1
1 1 1 1
A continuación se muestra un ejemplo de un MUX- En la tabla se puede observar que cuando S = 0L,
digital de 2-entradas y 1-salida (MUX 2-1). La fig. Y = A y cuando S = 1L, entonces Y = B. La fig. 2.34
2.33 muestra el diagrama de bloques del MUX 2-1, muestra la implementación del MUX 2-1 utilizando
que se va a diseñar. Para esto se incluye la tabla compuertas A-O-N.
de función requerida.
1 0 0 0 D4
1 0 1 0 D5
CI-74151.- Data Selector/Multiplexer 8-1. Contiene
1 1 0 0 D6
en el chip toda la decodificación binaria para
1 1 1 0 D7
seleccionar la fuente de datos deseada. El CI-74151
selecciona 1-de-8 fuentes de datos [fig. 2.37]. Tiene
una entrada strobe [habilitación] que debe estar
CI-74157.- Cuatro selectores de datos/multiplexers
en un nivel lógico bajo para habilitar a este
de 2-líneas-a-1-línea comandados por una entrada
dispositivo. Un nivel alto en la entrada strobe hace
de selección [S] común. Estos selectores de datos/
que la salida Y esté en un nivel alto y la salida
multiplexers tienen en el integrado inversores y
[o W cuando se la use] a un nivel bajo. A
drivers para proporcionar la selección completa de
continuación se muestra la tabla de función del CI-
los datos a las cuatro compuertas de salida.
74151 [MUX de 8-a-1].
0 0 0 X 0 1
0 0 1 X 1 0
0 1 X 0 0 1
conviene escribir la tabla d verdad. Luego se En este caso la función tiene 4-variables de
determina el tipo de MUX que se utilizará, eso entrada, por tanto el MUX debe tener 3-entradas de
depende del número de variables de entrada que tenga selección ([S2, S1, S0] para las variables menos
la función que se va a implementar. Si la función significantes de la función), por tanto será un MUX
tiene n-variables de entrada, entonces se requiere de 8-a-1. Para saber qué se conectará en cada una
de un MUX de [n-1] entradas de selección, la cuarta de las 8-entradas del MUX se utiliza una tabla que
variable de entrada de la función se la utiliza para tiene 2-filas, en ella se muestran las entradas del
conectarla, de manera apropiada, en las entradas MUX [I0, I1, I2, I3, I4, I5, I6, I7] y los valores de
de datos del MUX [esta variable puede ser cualquiera la función F<D,C,B,A> como se indica a continuación.
de las n-variables, pero es recomendable utilizar
la más significante, que es lo que se hará en este IO I1 I2 I3 I4 I5 I6 I7
caso]. 1 0 1 0 0 1 1 [D = 0]
1 1 0 0 1 0 1 1 D [D =1]
1 0 1
A B C D F
0 0 0 0 1
0 0 0 1 0
La fila superior corresponde a la variable
0 0 1 0 1 complementada [ ] porque en las 8 primeras
0 0 1 1 0 combinaciones de 0s y 1s, la variable D vale 0,
0 1 0 0 0 mientras que la fila inferior corresponde a D porque
0 1 0 1 1 las 8 combinaciones finales D vale 1. Cuando en una
0 1 1 0 1
columna hay dos-1s debajo se pone 1, como en las
0 1 1 1 0
columnas I0 e I6; cuando hay dos-0s debajo se pone
1 0 0 0 1
0, como en la columna I3; cuando en el casillero
1 0 0 1 1
superior hay un 0 y en el inferior hay un 1, debajo
1 0 1 0 0
se pone la variable más significante D [columnas
1 0 1 1 0
1 1 0 0 1
I1 e I4]; cuando en el casillero superior hay un 1
1 1 0 1 0 y en el inferior hay un 0, debajo se pone la variable
1 1 1 0 1 más significante complementada [ ], columnas I2 e
1 1 1 1 1 I5. El circuito resultante se muestra en la fig.
2.40.
Carlos Novillo Montero Can Carlos Novillo Montero Can
CA P ÍTU LO 2 - D IS P O S ITIVO S LÓ G ICO S M S I - 1 59 - CA P ÍTU LO 2 - D IS P O S ITIVO S LÓ G ICO S M S I - 1 60 -
FIG U R A 2 .4 0
líneas adicionales de selección [S1 y S0], fig. 2.42. El circuito lógico combinacional, con compuertas
A continuación se muestra la tabla de función A-O-N, se muestra en la fig. 2.43.
del DEMUX 1-a-4, juntamente con las ecuaciones
booleanas para las funciones de salida. La tabla Decodificador [Decoder].- Diseñar un decoder de 2-a-4
adjunta es una forma resumida de la primera, pero [dos líneas de entrada: I1, I0, y 4 líneas de salida:
en ella está toda la información requerida para el Y0, Y1, Y2 y Y3]. En este ejemplo se utilizará una
diseño, por tanto, de ella se pueden deducir las línea adicional de habilitación [G], fig. 2.44.
ecuaciones de las variables de salida. También se muestra la tabla de función del
decoder 2-a-4, juntamente con las ecuaciones
I S0 S1 Y0 Y1 Y2 Y3 S1 S0 Y0 Y1 Y2 Y3 booleanas para las funciones de salida y las
0 0 0 0 0 0 0 0 0 I 0 0 0
ecuaciones de las variables de salida.
0 0 1 0 0 0 0 0 1 0 I 0 0
0 1 0 0 0 0 0 1 0 0 0 I 0
0 1 1 0 1 0 0 1 1 0 0 0 I
1 0 0 1 0 0 0
1 0 1 0 1 0 0
1 1 0 0 0 1 0
1 1 1 0 0 0 1
G I1 I0 Y0 Y1 Y2 Y3
0 X X 0 0 0 0
1 0 0 1 0 0 0
1 0 1 0 1 0 0
1 1 0 0 0 1 0
1 1 1 0 0 0 1
1 0 0 0 1 1 0 1 1 1 1 1 1
ellas con nivel activo bajo [G2 = G2AG2B en la tabla
1 0 0 1 0 1 1 0 1 1 1 1 1
de función del CI-74138] y una con nivel activo alto
1 0 0 1 1 1 1 1 0 1 1 1 1
1 0 1 0 0 1 1 1 1 0 1 1 1 EN TR A D A S
0 0 0 0 1 1 1
CI-74139.- Decoder/Demultiplexer 2-4 [fig. 2.44]. 0 0 1 1 0 1 1
Dispone de 2 decodificadores individuales de 2-lineas 0 1 0 1 1 0 1
entonces el decodificador de 3-a-8, es decir 3-líneas para F2. Se ha incluido la tabla de verdad para
de entrada y 8-líneas de salida, cada salida genera facilitar la implementación.
un término mínimo. Para esta función se requieren
las salidas Y1 = m1; Y2 = m2; Y4 = m4 y Y6 = m6. de
modo que
F<C,B,A> = Y1 + Y2 + Y4 + Y6
EN TRA D A S SA LID A S
D C B A F1 F2
La fig. 2.49 muestra la implementación de la 0 0 0 0 1 0
0 0 1 0 0 0
decodificador de 3-a-8.
0 0 1 1 1 1
0 1 0 0 0 0
Ejemplo.- Utilizar un decodificador del número de 0 1 0 1 0 0
entradas adecuado, para implementarun circuit 0 1 1 0 1 1
1 0 0 0 0 0
1 0 0 1 1 0
1 0 1 0 0 1
1 0 1 1 0 1
1 1 0 0 1 1
El circuito de la fig. 2.50 muestra el generador 1 1 0 1 0 1
1 2 3 4 5 6 7 8 9 D C B A
se habilita más de una entrada, en la salida se
1 1 1 1 1 1 1 1 1 1 1 1 1
obtiene el código de la entrada de mayor valor
X X X X X X X X 0 0 1 1 0
[prioridad]. Los CI-74147 y 74148 son codificadores X X X X X X X 0 1 0 1 1 1
con prioridad BCD y octal respectivamente. X X X X X X 0 1 1 1 0 0 0
X X X X X 0 1 1 1 1 0 0 1
X X X 0 1 1 1 1 1 1 0 1 1
líneas decimales a 4-líneas BCD [fig. 2.51]. Sus
X X 0 1 1 1 1 1 1 1 1 0 0
aplicaciones son: codificadores de teclado y X 0 1 1 1 1 1 1 1 1 1 0 1
selección de rango. 0 1 1 1 1 1 1 1 1 1 1 1 0
expansión octal sin necesidad de circuitería externa. [8-bits de datos más 1-bit de paridad] [fig. 2.53].
Aplicaciones: codificadores de N-bits, convertidores Las salidas odd/even [impar/par] y las entradas de
y generadores de código. A continuación se muestra control facilitan la operación en cualquier
la tabla de función, en la que “X” significa “no aplicación par o impar.
importa” o “irrelevante” y GS es la bandera de
prioridad.
Ó de 1 s en Ó Ó
PAR IM P A R
A ha sta H PAR IM P A R
EN TR A D A S SA LID A S
PAR 1 0 1 0
EI O 1 2 3 4 5 6 7 A2 A1 A2 GS EO
IM P A R 1 0 0 1
1 X X X X X X X X 1 1 1 1 1
PAR 0 1 0 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
IM P A R 0 1 1 0
0 X X X X X X X 0 0 0 0 0 1
X 1 1 0 0
0 X X X X X X 0 1 0 0 1 0 1
X 0 0 1 1
0 X X X X X 0 1 1 0 1 0 0 1
0 X X X X 0 1 1 1 0 1 1 0 1
Dependiendo de si está generando o chequeando
0 X X X 0 1 1 1 1 1 0 0 0 1
paridad o imparidad, las entradas par o impar pueden
0 X X 0 1 1 1 1 1 1 0 1 0 1
0 X 0 1 1 1 1 1 1 1 1 0 0 1
usarse como la entrada de paridad o el noveno bit.
0 0 1 1 1 1 1 1 1 1 1 1 0 1 La capacidad de la longitud de una palabra puede
expandirse fácilmente conectándolos en cascada. [Este
CI-74180 [Chequeador/Generador de Paridad].- Es un tipo de red combinacional se estudió en el capítulo
chequeador/generador de paridad par/impar de 9-bits
Carlos Novillo Montero Can Carlos Novillo Montero Can
CA P ÍTU LO 2 - D IS P O S ITIVO S LÓ G ICO S M S I - 1 73 - CA P ÍTU LO 2 - D IS P O S ITIVO S LÓ G ICO S M S I - 1 74 -
1]. En la fig. 2.53, E = Even = Par; O = Odd = Impar; se hace el diseño de un comparador de magnitud para
en la tabla, EI = Even Input, OI = Odd Input. números de 2-bits cada uno [A = A1A0 y B = B1B0].
Las salidas [A > B; A = B; A < B] toman el valor
Comparador de Magnitud.- En muchas aplicaciones de 1L cuando se cumple la condición respectiva y 0L en
sistemas digitales, es necesario saber la relación cualquier otro caso.
que existe entre 2 cantidades y en base a ello tomar En la siguiente tabla de verdad se muestra la
una decisión, en el caso de los lenguajes de información de este comparador de magnitud. Abajo
programación se hace mediante la proposición IF, se presentan las ecuaciones booleanas en su forma
o alguna instrucción similar. La fig. 2.54 muestra canónica disyuntiva.
el diagrama de flujo de la instrucción IF A > B THEN.
Si no se cumple la condición, el programa salta a EN TR A D A S SA LID A S
la siguiente instrucción. 0 0 0 0 0 1 0
0 0 0 1 1 0 0
Otro ejemplo se da en los microcontroladores de
0 0 1 0 1 0 0
la serie 8051/52, con la instrucción CJNE
0 0 1 1 1 0 0
A,#datos,rel, que Compara-Salta-si-No-es-Igual (A
0 1 0 0 0 0 1
datos) una cantidad de pasos igual a rel. Ver fig.
0 1 0 1 0 1 0
2.55. 0 1 1 0 1 0 0
0 1 1 1 1 0 0
1 0 0 0 0 0 1
1 0 0 1 0 0 1
1 0 1 0 0 1 0
1 0 1 1 1 0 0
1 1 0 0 0 1
1 1 0 1 0 0 1
1 1 1 0 0 0 1
La comparación de la magnitud de dos cantidades
1 1 1 1 0 1 0
puede realizarse con circuitos lógicos que permitan
comparar dos números binarios (A y B) y cuya salida
indique cuando A > B, A = B o A < B. Como ejemplo
ENTRADAS DE ENTRADAS EN
SALIDAS
COMPARACIÓN CASCADA
A3, B3 A2, B2 A1, B1 A0, B0 A>B A=B A<B A>B A=B A<B
A3 > B3 X X X X X X 1 O O
A2 < B2 X X X X X X O O 1
A3 = B3 A2 > B2 X X X X X 1 O O
A3 = B3 A2 = B2 A1 > B1 X X X X 1 O O
bits] Este comparador de magnitud es un circuito
A3 = B3 A2 = B2 A1 > B1 X X X X O O 1
lógico combinacional que permite comparar la magnitud
A3 = B3 A2 = B2 A1 = B1 A0 > B0 X X X 1 O O
de dos cantidades binarias y genera tres salidas: A3 = B3 A2 = B2 A1 = B1 A0 < B0 X X X O O 1
una para indicar si A es mayor que B [A > B], otra A3 = B3 A2 = B2 A1 = B1 A0 = B0 1 O O 1 O O
‘8 5 , ‘LS 85 , ‘S 85
A3 = B3 A2 = B2 A1 = B1 A0 = B0 X X 1 O O 1
A3 = B3 A2 = B2 A1 = B1 A0 = B0 1 1 O O O O
A3 = B3 A2 = B2 A1 = B1 A0 = B0 O O O 1 1 O
‘L85
A3 = B3 A2 = B2 A1 = B1 A0 = B0 O 1 1 O 1 1
A3 = B3 A2 = B2 A1 = B1 A0 = B0 1 O 1 1 O 1
A3 = B3 A2 = B2 A1 = B1 A0 = B0 1 1 1 1 1 1
A3 = B3 A2 = B2 A1 = B1 A0 = B0 O O O O O O
y creatividad. Esto se podrá observar en los cerradas los LEDs estarán apagados; cuando se abra
siguientes casos que se presentan para que el alumno una de las puertas, el LED correspondiente a esa
los estudie a profundidad y saque sus propias puerta debe encenderse.
conclusiones. La solución se muestra en la fig. 2.58. El
contador sirve para monitorizar en forma continua
Ejemplo 1.- En base al CI-74139 [decodificador 2-a-4- la posible apertura de una o más puertas.
líneas] construir un decodificador 4-a-16-líneas.
Una posible solución se muestra en la fig. 2.57.
FIG UR A 2 .6 1 EJEM P LO 5
FIG UR A 2 .6 2 EJEM P LO 6
Ejemplo 6.- Diseñar un circuito lógico que disponga
de 4-entradas [A, B, C y D] cada una de las cuales
recibe un número de 1-dígito codificado en BCD y Ejemplo 7.- Diseñar un circuito lógico que disponga
una salida [Y] de 4-bits. En la salida debe aparecer de 2-entradas [A y B] cada una de las cuales recibe
el número de mayor magnitud de los 4 de las entradas. un número de 1-dígito codificado en BCD y una entrada
El resultado debe aparecer en un display TIL 311. de selección [S], de manera que cuando S = 0 en la
La fig. 2.62 muestra el circuito pedido, a la salida [Y] de 4-bits aparezca el menor entre A y
izquierda se muestran dos comparadores de magnitud B y que cuando S = 1, la salida muestre la suma entre
para comparar entre A y B, el primero y entre C y A y B [utilice un LED para mostrar las decenas
D en segundo, a continuación se usan multiplexers (Carry)]. El resultado debe aparecer en un display
para escoger entre los números señalados por los TIL311.
comparadores; el siguiente comparador y el
multiplexer de la derecha determinan cual es el S FU N CIÓ N
1 SA LE LA SU M A
FIG UR A 2 .6 3 EJEM P LO 6
5. Utilice un mismo decodificador del número de 10. Implementar un circuito lógico que realice la
entradas adecuado para implementar las conversión de 8-bits BIN a su equivalente BCD.
siguientes funciones booleanas.
11. Utilizar dispositivos MSI, y las compuertas
adicionales que requiera, para diseñar un
circuito combinacional cuyas entradas son dos
números expresados en binario natural [BIN] de
4-bits cada uno A [A3A2A1A0] y B [B3B2B1B0] y dos
S1 S0 FU N CIÓ N
elementos de memoria para almacenar la información. circuito de un flip-flop [FF] básico implementado con
La fig. 3.2 muestra un ejemplo de dispositivo compuertas NAND [también pueden utilizarse compuertas
secuencial, para que la comunicación con otro teléfono NOR].
se inicie, es necesario que se marque el número
correcto y en la secuencia correcta.
En la práctica, la mayoría de los sistemas digitales
está constituido por circuitos combinacionales y
multivibradores biestables como puede verse en la fig.
3.3. En un sistema digital general hay una
realimentación en el sistema, por tanto, las salidas
FIG U R A 3.4
dependen tanto del valor actual de las entradas como
de los valores anteriormente almacenados en el circuito
de la memoria. El elemento de memoria más importante El FF básico está constituido por dos compuertas
es el multivibrador biestable, también conocido como NAND con dos entradas de datos: Set y Reset [S, R]
flip-flop. y dos salidas: Q y que realimentan, en forma cruzada,
a las entradas de las compuertas. La principal
característica de los FFs es que sus salidas sean
complementarias. En los circuitos secuenciales el
tiempo es un factor importante, en los FFs hay que
diferenciar claramente el valor que tiene la salida
antes de que se establezcan las nuevas condiciones
en las entradas y que, en este caso, se llamará Q<t>
[Qn o Q0, etc.] y el valor que tomará la salida después
de que establezcan las nuevas condiciones de las
FIG U R A 3 .3 C IR C U ITO S EC U EN C IA L S IN C R Ó N IC O entradas y que se denomina Q<t+1> [Qn+1, Q1, etc.].
Debido a la realimentación, Q<t> se constituye en
Multivibrador Básico con Compuertas NAND una entrada al circuito del FF. Por tanto, la tabla
de verdad [tabla de función] para este FF, es la que
Flip-Flop S-R Asincrónico.- En la fig. 3.4 se muestra el se indica a continuación. La fig.3.5 muestra el símbolo
O 1 O 1 O
O 1 1 1 O
E N T R AD A S S A LID A S
1 O O O 1
FIG U R A 3.5
S R Q <t+1>
1 O 1 O 1
1 1 O O 1 O O 1 1 C ON D IC IÓ N PR O H IBID A
1 1 1 1 O O 1 1 O
IN G RE S O D E D A TO S
1 O O 1
FIG U R A 3.6
1 0 0 0 0 1
A LM A CENA D A TO
EN TR A D A S SA LID A *Este nivel de salida es seudo estable; esto es, puede no persistir cuando1 0 0 1 1 0
0 0 1* indicadas = Q<t>. 1 1 1 0 1 1
CO N D . P R O H IB .
1 1 1 1 1 1
y 8 [fig. 3.17]: cuando la fuente V es 0V, la base tabla de verdad del FF sincrónico.
del transistor está polarizada directamente e IB . Tercero, el pulso de reloj empieza a descender cerrando
1mA, esta corriente circula por el emisor del las compuertas 7 y 8 que aíslan el FF master de las
transistor, en cuyo caso, el voltaje en el punto X entradas S y R.
es . 0,2V más alta que el valor de CK. Cuando se aplica Cuarto, la compuerta 9 recibe un 0L en su entrada,
el pulso de reloj, ocurre una secuencia de 4 pasos. lo que permite abrir las compuertas 3 y 4. En este
momento las salidas del FF master se transfieren al
FF slave y aparecen en los terminales del circuito.
CK S R
0 X X Q <t>
O O Q <t>
O 1 O 1
F IG U R A 3.1 7 CIR CU ITER ÍA DE 1 O 1 O
UN A ENTRA D A TTL
1 1 CO N D ICIÓ N P R O H IB ID A
Primero, cuando el reloj se hace positivo, debido a De esta manera, los cambios de la salida no ocurren
la resistencia de 220Ù antes mencionada, la compuerta hasta que haya terminado el pulso de reloj. Por esta
9 alcanza el estado 1L antes que las compuertas 7 y razón, los efectos de los cambios de la salida no
8. Un 1L a la entrada de la compuerta 9 produce un pueden aparecer en los terminales de entrada durante
0L en su salida que cierra las compuertas 3 y 4 y aísla el pulso de reloj; es decir, durante el pulso de reloj
el FF slave del master. Este aislamiento ocurre antes los datos de los terminales S y R deben permanecer
de que pueda darse algún cambio en el estado del estables. La tabla de verdad anterior muestra el
master. Así el estado del FF master se almacena en comportamiento del FF S-R master-slave.
del acoplamiento DC. La fig. 3.18 muestra el circuito de diseño junto con el FF tipo D. La ecuación de este
del FF - JK maestro-esclavo implementado con compuertas FF se deduce de la tabla de función para CK = 1 y se
NAND y la fig. 3.19 corresponde al símbolo esquemático indica a continuación.
del FF-JK.
CK J K
0 X X
0 0 Q <t>
0 1 0 1
1 0 1 0
FIG U R A 3 .1 9
FIG UR A 3.18 FF - JK M A ESTRO -ESCLAVO 1 1
1 0 0 1 0
1 0 1 1 0
Tablas de excitación de los FFs JK y tipo D.- En ocasiones
1 1 0 1 0
conviene saber lo que se debe poner en las entradas
1 1 1 0 1 de los flip flops, por ejemplo del JK para obtener
un valor de Q<t+1> deseado. Para esto se elabora las
En esta tabla se observa que este tipo de FF no tiene tablas de excitación de dichos flip flops, en este
condiciones prohibidas, cuando J = K = 1, la salida caso de los flip flops JK y D. En las tablas se observa
próxima es el complemento del estado anterior, por que para mantener el valor 0L en la salida del flip
tanto este es el FF que se utilizará para aplicaciones flop JK [Q<t> = 0 y Q<t+1> = 0], hay que pone 0L en
J y no importa “X” en K; mientras que en el flip flop
Carlos Novillo Montero Can Carlos Novillo Montero Can
CA P ÍTU LO 3 - M U LTIVIB R A D O R ES B IES TA B LES - 2 09 - CA P ÍTU LO 3 - M U LTIVIB R A D O R ES B IES TA B LES - 2 10 -
0 0 0 x 0 0 0 0 1 1 X 0 1
0 1 1 x 0 1 1 1 0 1 1 X 1
1 0 x 1 1 0 0 1 1 0 X 1 O
1 1 x 0 1 1 1
FIG U R A 3 .2 1
Hay ocasiones en las que conviene poder cambiar los transición positiva. La entrada de datos y su
datos del FF de manera independiente del reloj, para transferencia ocurren con la transición positiva [8]
eso se han incluido las llamadas entradas asincrónicas, de la señal de reloj.
son 2 y reciben el nombre de Preset la una y Clear
la otra. Generalmente el nivel activo de estas entradas
asincrónicas es bajo [0L]. De manera que cuando la
entrada Preset = OL, entonces, la salida Q = 1, ,
sin importar el valor de las otras entradas incluida
la entrada de reloj; y cuando la entrada Clear = OL,
entonces, la salida Q = O, , sin importar el
valor de las otras entradas incluida la entrada de
reloj. No está permitido que las dos entradas
asincrónicas [CL y PR] tengan el nivel activo [OL ]
al mismo tiempo, porque esto produce una condición FIG U RA 3 .2 2 CI-7 4 7 4 FF TIP O “D ”, D ISP A RA D O
P O R TR A N SICIÓ N
prohibida o inestable.
1 1 8 0 0 1
mismo. Las ventajas de no tener la entrada activa
1 1 8 1 1 O
durante el pulso del reloj en el diseño de un sistema,
1 1 O X Q <t>
son: velocidad de operación y control del ancho del
*Cond ición p rohib id a [inesta b le].
pulso. Sin embargo, generalmente son más complejos.
[de las compuertas 3 y 4, pero no ambas] será 0L, en Por convención, Q<t> significa el valor que tiene
respuesta a la señal de disparo aplicada en la entrada el FF antes del pulso de reloj y Q<t+1> el valor que
del reloj. adquiere la salida del FF después del pulso o de la
transición del reloj.
A continuación se estudian algunos FFs J-K
disponibles en el mercado.
0 1 X X X 1 0 0 1 X X X 1 0
T
1 0 X X X 0 1 1 0 X X X 0 1
0 0 X X X 1* 1* 0 0 X X X 1* 1*
1 1 0 0 1 1 9 0 0
1 1 0 1 0 1 1 1 9 0 1 0 1
1 1 1 0 1 0 1 1 9 1 0 1 0
1 1 1 1 1 1 9 1 1 TO G G LE
1 1 1 X X
FIG U R A 3.2 5 a) b) c)
* Esta condición es inestable; esto es, no permanecerá cuando las entradas CI-7 4 71 0 7 CI-7 4 LS 10 7
Preset y el Clear regresen a su nivel inactivo [1L].
EN TR A D A S SA LID A S EN TR A D A S SA LID A S
CL CK J K CL CK J K Q
74LS107.- La versión 74107 comparte la misma distribu- 0 X X X 0 1 0 X X X 0 1
ción de pines y tiene 2-FF-JK-MS, mientras que el
1 0 0 1 9 0 0
74LS107 tiene 2-FF-JK disparados por transición
1 0 1 0 1 1 9 0 1 0 1
negativa. La fig. 3.25 a) corresponde a la distribución
1 1 0 1 0 1 9 1 0 1 0
de pines del CI-74107 y la fig. 3.25 b), muestra como 1 1 1 TO G G LE 1 9 1 1 TO G G LE
están distribuidos los dos FFs J-K, dentro del 1 1 X X
integrado [IEEE], la fig. 25 c), muestra los FFs de
manera tradicional. Observe que solo se dispone de
la entrada asincrónica Clear. 74LS112.- El 74LS112 tiene 2-FF-JK disparados por
transición negativa. La fig. 3.26 a) corresponde a
la distribución de pines del CI-74LS112 y la fig. 3.26
b), muestra como están distribuidos los dos FFs J-K,
dentro del integrado [IEEE]. La tabla de función se
muestra a continuación.
0 1 X X X 1 0
Contadores Asincrónicos [MOD-2 n].- Son aquellos en los
1 0 X X X 0 1
que cada FF dispone de una señal de reloj diferente.
0 0 X X X 1* 1*
Se los construye conectando FFs J-K en cascada, la
1 1 9 0 0
señal del reloj principal se la conecta a la entrada
1 1 9 0 1 0 1
CK del FF menos significante; la salida Q de este FF
1 1 9 1 0 1 0
1 1 9 1 1 TO G G LE
será la entrada de reloj del siguiente FF y así sucesi-
vamente; las entradas J y K de todos los FFs que
1 1 1 X X
conforman el contador asincrónico se conectan a 1L.
* Esta condición es inestable; esto es, no permanecerá cuando las entradas
preset y el clear regresen a su nivel inactivo [1L].
Para implementar el contador asincrónico MOD-2n, se
Para los FFs 7474, 7476, 74107 y 74112, Q 0 = Q<t> y Q = Q<t+1>. requieren n-FFs, donde MOD = módulo y significa el
número de valores diferentes que se generan a la salida
del contador.
Aplicaciones del FF - JK.- Debido a que el FF-JK no
La fig. 3.27 muestra un contador binario asincrónico
tiene condiciones prohibidas, es el que se encuentra
básico módulo-8 [MOD-8]. En ella se presentan las for-
disponible en el mercado y se presentan de dos tipos:
mas de onda para la señal de reloj y para las salidas
Master-Slave y disparados por transición. Existe un
de los FFs. Si a cada salida se le asigna una
número ilimitado de aplicaciones con FFs, algunas de
ponderación, fácilmente puede deducirse que corresponde
ellas se estudian a continuación.
a una cuenta ascendente desde 0 hasta 7 inclusive.
transición negativa para cada cambio de nivel de la El contador MOD-11, ripple-clock, con FFs-JK se mues-
salida Q2 , por tanto Q1 será la señal de reloj para tra en la fig. 3.30.
el FF-2; de los valores obtenidos para J2 y K2,
respectivamente se deducen las ecuaciones para este Contadores Ripple-Clock en CI.- Los fabricantes de CIs
FF. han diseñado algunos contadores del tipo Ripple-Clock.
CK3 = Q1
FIG U R A 3 .3 1
CI-7490.- Junto con el CI-7492 y el CI-7493, que son tablas de función proporcionadas por los fabricantes.
contadores monolíticos implementados con 4-FFs M-S Una cuenta con división por 10 son salida simétrica
y compuertas adicionales para proporcionar un contador- se puede obtener con el CI-7490 conectando la salida
divisor por 2 y un contador binario de 3-FFs para el QD a la entrada A, mientras que los pulsos de entrada
que la longitud del ciclo de cuenta es división por se aplican a la entrada B que proporciona una onda
5 [‘90], por 6 [‘92] y por 8 [‘93]. La fig. 3.32 cuadrada con división por 10 en la salida QA.
muestra la distribución de pines del CI-7490.
Secu encia d e cuenta Secuencia b i-q uina ria
B C D d el CI-7 4 90 [5 -2 ]) d el CI-7 4 90
[ver nota A ] [ver nota B ]
S alid a s S alid a s
Cuenta Cuenta
QD QC QB QA QA QD QC QB
O O O O O O O O O O
1 O O O 1 1 O O O 1
2 O O 1 O 2 O O 1 O
3 O O 1 1 3 O O 1 1
4 O 1 O O 4 O 1 O O
5 O 1 O 1 5 1 O O O
FIG U R A 3 .3 2 CI-7 4 90 6 O 1 1 O 6 1 O O 1
7 O 1 1 1 7 1 O 1 O
8 1 O O O 8 1 O 1 1
Todos estos contadores tienen dos entradas [a través
9 1 O O 1 9 1 1 O O
de una compuerta NAND] para inicialización con 0
[borrar]. El CI-7490 también dispone de otras dos
EN TR A D A S RESET SA LID A S
entradas similares para establecer una salida igual R 0(1 ) R 0(2 ) R 9(1 ) R 9(2 ) QD QC QB QA
a 9 para utilizarla en aplicaciones de complemento 1 1 O X O O O O
a 9 en aplicaciones BCD. 1 1 X O O O O O
X O X O C U E N T A
contadores [década, división por 12, o binario de 4-
O X O X C U E N T A
bits], la salida QA se conecta a la entrada de reloj
O X X O C U E N T A
B. Los pulsos de entrada se aplican a la entrada de X O O X C U E N T A
reloj A y las salidas se muestran en las respectivas Notas: A Para cuenta BCD, la salida QA se conecta a la entrada B.
B Para cuenta bi-quinaria, la salida QD se conecta a la entrada A. resistencia y el interruptor, sirven para incluir un
borrado manual que puede necesitarse en cualquier
Aplicaciones del CI-7490.- Son muchas las aplicaciones momento para inicializar con 0 el contador [fig. 3.34].
que se le puede dar a este contador década.
FIG U R A 3 .2 4 CO N TA D O R R IP P LE CLO CK M Ó D U LO 8 5
En este caso se requieren 3 CI-7490. La circuitería 0100 0010BCD], realimentando los 1s del valor BCD, como
adicional sirve para incluir un borrado manual o se hizo antes. La compuerta OR sirve para incluir un
Master-Reset. borrado manual, cuando el interruptor está cerrado,
el contador cuenta normalmente y cuando está abierto,
el contador, se borra.
Otros contadores ripple-clock son el CI-7492 [MOD
= 12] y el CI-7493 [MOD = 16]. La distribución de pines
de los estos integrados se muestra en la fig. 3.37
a) y 3.37 b) respectivamente. Las tablas de función
se encuentran en los manuales de los fabricantes.
FIG U R A 3 .3 7 a ) CI-7 4 92
FIG U R A 3 .3 9 CO N TA D O R M Ó D U LO 6 0
J un io - 2 00 8
FIG U RA 3.3 8 RELO J D IG ITA L D E 24 H O R A S
Introducción al Análisis y
Diseño de Circuitos
Secuenciales Sincrónicos
Las redes secuenciales sincrónicas son circuitos
digitales constituidos de una parte de lógica
combinacional y de dispositivos para almacenamiento FIG U R A 4 .1 M O D E LO D E R ED S EC U EN C IA L S IN C R Ó N IC A
Carlos Novillo Montero 235 Can Carlos Novillo Montero 236 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 37 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 38 -
de reloj, el contenido del registro cambia a un nuevo las salidas [Zv-1, ..., Z0] y las señales de control
valor que depende de la entrada de comando Ci al [Cr-1, ..., C0] al momento en que ocurre el pulso de
registro, en el momento en que ocurre el pulso de reloj representan las señales de entrada actual,
reloj. Igualmente las entradas pueden cambiar entre salida actual y control actual, respectivamente.
pulsos de reloj. Estos cambios hacen que las salidas Cuando ocurre el pulso de reloj, el contenido del
de la red lógica combinacional cambien. El siguiente registro permanece constante hasta que se completa
pulso de reloj puede ocurrir en cualquier momento el pulso de reloj. En ese momento, el contenido del
después de que las salidas hayan alcanzado un estado registro cambia a un nuevo valor. El nuevo valor se
estacionario. denomina estado próximo de la red.
Carlos Novillo Montero 237 Can Carlos Novillo Montero 238 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 39 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 40 -
hecho de que sus elementos de almacenamiento [flip- una función del estado actual y de las entradas
flops] emplean una entrada de reloj; y actuales. La salida G determina la salida del circuito
“sincronizados”, debido a que todos los flip-flops en función del estado y de las entradas actuales.
utilizan la misma señal de reloj. La máquina de estado Tanto F como G son estrictamente circuitos lógicos
cambia de estado sólo cuando ocurre una transición combinacionales. Se puede escribir
o un “pulso” de disparo en la señal de reloj.
Estado siguiente = F<Estado actual, entrada actual>
Estructura de la Máquina de Estado.- La fig. 4.2 muestra Salida actual = G<Estado actual, entrada actual>
FIG U R A 4.2 M Á Q U IN A D E M EA LY
Carlos Novillo Montero 239 Can Carlos Novillo Montero 240 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 41 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 42 -
FIG U R A 4.4
Carlos Novillo Montero 241 Can Carlos Novillo Montero 242 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 43 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 44 -
X <t> Q 1 <t> Q 0 <t> J 1 <t> K 1 <t> J 0 <t> K 0 <t> Q 1 <t+1 > Q 0 <t+1 > Z <t>
Estado-próximo / Salida-actual
O O O 1 1 O O 1 O O
O O 1 1 1 O 1 1 O O
O 1 O 1 1 O O O O O
Por ejemplo, la información presentada en la tabla
O 1 1 1 1 O 1 O O O anterior concerniente al estado-próximo y salida-
1 O O O O 1 O O 1 O actual de la red en estudio, puede representarse
1 O 1 1 O 1 1 1 O O
mediante la tabla de transición de estados indicada
1 1 O O O 1 O 1 1 1
a continuación.
1 1 1 O O 1 1 1 O O
TA B LA D E L C O M P O R TA M IE N TO D E LA R ED S EC U EN C IA L S IN C R Ó N IC A
Carlos Novillo Montero 243 Can Carlos Novillo Montero 244 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 45 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 46 -
EN TR A D A
A CTU A L = Asignaciones posibles
ESTA D O X <t>
A CTU A L [Q 1 ,Q 0 ] O 1
[1 , 1 ] D
redes que tienen un gran número de variables de
estado. Esta representación también es útil para el
Si en vez de utilizar valores lógicos para los
diseño de circuitos secuenciales sincrónicos. estados que puede tomar la red, se hace la asignación
de nombres indicada en la tabla anterior, se tiene
Asignación de Estados.- En el diseño de circuitos la siguiente tabla de estados.
secuenciales sincrónicos, un aspecto muy importante
es la asignación de estados. Es quizá la parte más
EN TR A D A
difícil del diseño por cuanto hay que determinar el A CTU A L
circuito más simplificado posible. A continuación, ESTA D O
O 1
sólo para propósitos de información, se muestra el A C/O B /O
número de posibles asignaciones que pueden darse a B C/O C/O
D A /O C/O
EST. P RX . SA L. AC T.
TA B LA D E ESTA D O S
Carlos Novillo Montero 245 Can Carlos Novillo Montero 246 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 47 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 48 -
Si una línea directa conecta Ei a Ej cuando la entrada X<O>, X<1>, X<2>, ..., X<k>
es ak, entonces a la línea se la etiqueta con
Se desearía conocer cuál será la secuencia de salida
ak/FZ<ak,Ei> <=> Ent. actual/Sal. Actual actual resultante.
Z<O>, Z<1>, Z<2>, ..., Z<k>
Así los vértices del diagrama de estados
corresponden al estado-actual de la red; la etiqueta La respuesta a esta pregunta no es única puesto
indica la entrada-actual y la salida-actual. La cabeza que depende del estado inicial de la red, al tiempo
de la flecha en cada línea indica el estado-próximo t = 0. Por ejemplo, considere la red secuencial en
de la red, como se indica en la fig. 4.6. estudio y cuyo diagrama de estados se muestra en la
fig. 4.6. Asuma que a la red se le aplica la secuencia
de entrada presentada en la tabla que se indica a
continuación; en ella se muestran los posibles valores
Carlos Novillo Montero 247 Can Carlos Novillo Montero 248 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 49 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 50 -
t [p ulsos] 0 1 2 3 4 5 6 7 8 9 10 11
X<t> 0 1 1 0 0 1 0 1 0 1 0
Z<t> 0 1 0 0 0 1 0 0 0 1 0
ESTA D O A C D C A C D A B C D A
Carlos Novillo Montero 249 Can Carlos Novillo Montero 250 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 51 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 52 -
también como unidades de comando en varios sistemas de estados de la etapa 2 se lo transforma en una tabla
digitales en los que se controla la secuencia en la de transición de estados.
que el sistema realizará una tarea de procesamiento Etapa 4.- Minimización de la tabla de estados.- En el proceso
de información. de desarrollo de un diagrama de estados, para
El diseño de una red secuencial para ejecutar una satisfacer las necesidades del problema dado, puede
operación dada es un arte y una ciencia. En varias introducirse un gran número de estados innecesarios.
etapas del proceso, el diseñador debe usar Puesto que el número de elementos de almacenaje de
procedimientos heurísticos [forma de buscar una información en un circuito aumenta cuando aumenta
solución a un problema mediante métodos no rigurosos el número de estados, es deseable eliminar de la tabla
[por tanteo], reglas empíricas, etc.] y a la los estados redundantes.
experiencia para tomar decisiones acerca de la mejor Etapa 5.- Asignación de estados.- La información contenida
manera de proceder, mientras que en otras etapas se en la tabla de estados debe codificarse en forma
pueden emplear procedimientos algorítmicos directos binaria. Este no es un proceso único y la codificación
para llevar a cabo los pasos de diseño asociados con usada puede influir considerablemente en la
esas etapas. Cada problema de diseño puede dividirse complejidad del circuito resultante. El objetivo de
en las siguientes etapas. esta etapa es transformar la tabla de estados en una
tabla de transición.
Etapa 1.- Descripción de la operación deseada de la red.- Se Etapa 6.- Realización de la red.- Una vez obtenida la tabla
debe preparar un conjunto completo de especificaciones de transiciones y tomada una decisión respecto de
que describan la operación de la red. Todas las los FFs que se usarán, se pueden obtener las
entradas y salidas deben estar identificadas y la expresiones lógicas [ecuaciones booleanas] que
relación entre las cantidades debe definirse de manera relacionan el estado actual, la salida y las señales
consistente. de comando.
Etapa 2.- Determinación del diagrama de estados.- Usando En este proceso de diseño, sólo los pasos 3 y 5
las especificaciones establecidas en la etapa 1, se pueden ejecutarse de manera completamente algorítmica.
debe definir un diagrama de estados para la red. Debe El problema de asignación de estados de la etapa 4
chequearse el diagrama de estados para asegurarse podría, en teoría, realizarse de manera algorítmica
que satisfaga todos los requisitos del problema. simplemente tratando todas las posibles asignaciones
Etapa 3.- Determinación de la tabla de estados.- El diagrama de estados y luego seleccionando la mejor de acuerdo
Carlos Novillo Montero 251 Can Carlos Novillo Montero 252 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 53 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 54 -
q0 q1 q0 0 0 0 0
q1 q2 q1 0 0 0 1
Contadores Sincrónicos.- Todos los FFs que conforman
q2 q3 q2 0 0 1 0
este tipo de contador están conectados a una señal
q3 q4 q3 0 0 1 1
de reloj única [común a todos los FFs].
q4 q5 q4 0 1 0 0
q5 q6 q5 0 1 0 1
Ejemplo.- Diseñar un contador sincrónico módulo 10. q6 q7 q6 0 1 1 0
q7 q8 q7 0 1 1 1
q8 q9 q8 1 0 0 0
q9 q0 q9 1 0 0 1
Carlos Novillo Montero 253 Can Carlos Novillo Montero 254 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 55 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 56 -
cuenta próxima. O O O O O O O O 1 O X O X O X 1 X
1 O O O 1 O O 1 O O X O X 1 X X 1
2 O O 1 O O O 1 1 O X O X X O 1 X
ESTA D O ESTA D O
A CTU A L P R Ó X IM O 3 O O 1 1 O 1 O O O X 1 X X 1 X 1
Q 3 < t> Q 2 < t> Q 1 < t> Q 0 < t> Q 3 < t+ 1> Q 2 < t+ 1> Q 1 < t+ 1> Q 0 < t+ 1> 4 O 1 O O O 1 O 1 O X X O O X 1 X
5 O 1 O 1 O 1 1 O O X X O 1 X X 1
0 0 0 0 0 0 0 1
6 O 1 1 O O 1 1 1 O X X O X O 1 X
0 0 0 1 0 0 1 0
7 O 1 1 1 1 O O O 1 X X 1 X 1 X 1
0 0 1 0 0 0 1 1
8 1 O O O 1 O O 1 X O O X O X 1 X
0 0 1 1 0 1 0 0
9 1 O O 1 O O O O X 1 O X O X X 1
0 1 0 0 0 1 0 1
10 1 O 1 O X X X X X X X X X X X X
0 1 0 1 0 1 1 0
11 1 O 1 1 X X X X X X X X X X X X
0 1 1 0 0 1 1 1 12 1 1 O O X X X X X X X X X X X X
0 1 1 1 1 0 0 0 13 1 1 O 1 X X X X X X X X X X X X
1 0 0 0 1 0 0 1 14 1 1 1 O X X X X X X X X X X X X
1 0 0 1 0 0 0 0 15 1 1 1 1 X X X X X X X X X X X X
La tabla del comportamiento de la red secuencial Mediante el uso de mapas-K, se obtienen las
sincrónica se muestra a continuación. Los valores siguientes funciones booleanas simplificadas para
de las variables de comando-actual [J y K] de cada las variables de comando de cada FF-JK.
FF, se obtienen en base al estado-actual, el estado
próximo y la tabla de excitación del FF; los estados
próximos que no se utilizan se los reemplaza por
condiciones “no importa”, por ejemplo los estados
desde el 10 [1010] hasta el 15 [1111], no son
necesarios en el contador MOD = 10, por tanto en las
columnas de estado próximo se las llena con
condiciones “no importa”. El circuito del contador sincrónico MOD-10, con
Carlos Novillo Montero 255 Can Carlos Novillo Montero 256 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 57 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 58 -
FFs J-K, y sus formas de onda se muestra en la fig. [fig. 4.9] que facilite visualizar en qué condición
4.8. Las salidas de los flip flops [Q3Q2Q1Q0] cuanta ascendentemente y cuando cuenta
corresponden con las salidas del contador. descendentemente, también servirá para obtener la
tabla de estados para luego obtener una tabla de
función que cumpla este propósito.
FIG U R A 4.9
1 2 0 1 0 0 1
descendente mediante una señal de comando
2 3 1 2 0 1 0
externa [que por facilidad se llamará X<t>].
3 4 2 3 0 1 1
Normalmente se acepta que con = 0, el contador
4 5 3 4 1 0 0
cuente ascendentemente y con = 1, el contador
5 6 4 5 1 0 1
cuente descendentemente. 6 0 5 6 1 1 0
Q2 Q1 Q0
Ejemplo.- Diseñar un contador sincrónico módulo
7. Esta tabla tiene una entrada de comando de cuenta
Lo primero que se obtiene es un diagrama de estados X<t> [ ], y el estado actual, constituido por las
Carlos Novillo Montero 257 Can Carlos Novillo Montero 258 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 59 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 60 -
X <t> Q2 Q1 Q0 Q2 Q1 Q0 J2 K2 J1 K1 J0 K0
O O O O O O 1 O X O X 1 X
O O O 1 O 1 O O X 1 X X 1
O O 1 O O 1 1 O X X O 1 X
O O 1 1 1 O O 1 X X 1 X 1
O 1 O O 1 O 1 X O O X 1 X
FIG UR A 4.1 0 CO N TA D O R SIN CR Ó N ICO U/D M Ó D U LO 7
O 1 O 1 1 1 O X O 1 X X 1
O 1 1 O O O O X 1 X 1 O X
1 1 O O O 1 1 X 1 1 X 1 X
Ejemplo.- Diseñar un contador sincrónico módulo
1 1 O 1 1 O O X O O X X 1
1 1 1 O 1 O 1 X O X 1 1 X
10.
1 1 1 1 X X X X X X X X X
El diagrama de estados se indica en la fig. 4.11.
El resto del proceso es igual al caso anterior.
Carlos Novillo Montero 259 Can Carlos Novillo Montero 260 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 61 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 62 -
Carlos Novillo Montero 261 Can Carlos Novillo Montero 262 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 63 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 64 -
Carlos Novillo Montero 263 Can Carlos Novillo Montero 264 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 65 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 66 -
de nivel bajo, igual en ancho al nivel-bajo de la programable MOD-8510, lo que se ha hecho es modificar
entrada de reloj, cuando el contador sobrepasa la el contador MOD-10010 de la sección anterior. En
cuenta ascendente o descendente. primera instancia, cuando el contador cuenta
Los contadores fácilmente puede conectarse en ascendentemente, se debe generar un pulso de nivel-
cascada uniendo la salida ripple-clock con la entrada bajo cuando la cuenta llega al valor 8510 [1000 0101BCD]
de habilitación [G] del siguiente contador, en este para la entrada de carga y en las entradas de datos
caso es necesario que la señal de reloj se conecte poner el número 0000 0000BCD.
en forma común a cada uno de los CIs [funcionamiento De igual manera, cuando el contador cuenta
sincrónico], o a la entrada de reloj si las entradas descendentemente se debe detectar el número 9910 [1001
de habilitación se conectan en paralelo. La salida 1001BCD] para generar un pulso de nivel-bajo para la
max/min se puede usar para realizar operaciones de entrada load, en esa situación, en las entradas de
alta velocidad look-ahead [adelanto]. datos debe estar presenta el número 8410 [1000 0100BCD],
La fig. 4.14 muestra un contador , sincrónico, por tanto, A, B y D del contador de unidades y las
programable MOD-100, para lo que se utilizan dos CI- entradas A, B y C del contador de decenas se conectan
74190. a 0, mientras que las restantes se conectan a la línea
U/D que es 0, cuando cuenta hacia arriba y 1 cuando
cuenta hacia abajo. La fig. 4.15 muestra el circuito
completo y las conexiones que deben realizarse para
que cumpla la función deseada. En la entrada de
habilitación [G] del contador de unidades se ha
colocado una circuitería constituida por una
resistencia y un interruptor que sirve para habilitar
la cuenta cuando el interruptor está cerrado y para
que inhabilite la cuenta cuando el interruptor está
abierto.
FIG U R A 4.1 4 CO N TA D O R U /D M Ó D U LO 1 00
Carlos Novillo Montero 265 Can Carlos Novillo Montero 266 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 67 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 68 -
FIG U R A 4.1 5 CO N TA D O R U /D M Ó D U LO 8 5
Carlos Novillo Montero 267 Can Carlos Novillo Montero 268 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 69 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 70 -
Una modificación del contador MOD-1000 se La compuerta NAND sirve para detectar el valor 13,
muestra en la fig. 4.17 [contador módulo 651]. Las y generar un 0, para borrar el FF y para inicializar
compuertas NAND sirven para detectar el valor del al CI-74190 con 0001 y volver a empezar la cuenta
módulo del contador. La compuerta AND se la utiliza desde 1 y no desde 0. El inversor sirve para
para incluir un borrado manual o Master-Reset. sincronizar el disparo del CI-74190 que lo hace con
transiciones positivas.
FIG U R A 4 .1 8 CO N TA D O R M O D = 1 2
Carlos Novillo Montero 269 Can Carlos Novillo Montero 270 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 71 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 72 -
interno para aplicaciones de diseño de cantadores que un nivel bajo en la entrada de carga [Load],
de alta velocidad. Los CI-74160 y 74162 son contadores deshabilita al contador y hace que las salidas
década y los CI-74161 y 74163 [fig. 4.20] son coincidan con los datos de entrada después de la
contadores binarios de 4-bits. En la operación siguiente transición positiva del pulso de reloj,
sincrónica, los 4 flip-flops están conectados a la sin importar los niveles de las entradas de
misma señal de reloj, de modo que las salidas cambian habilitación.
simultáneamente cuando las entradas P y T habilitan
la cuenta. Este modo de operación elimina los picos
en las salidas de conteo asociados normalmente con
los contadores asincrónicos [ripple-clock].
Carlos Novillo Montero 271 Can Carlos Novillo Montero 272 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 73 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 74 -
entradas de habilitación están en nivel alto en o salida de los 4 flip-flops después del siguiente pulso
antes de la transición. La función clear para los de reloj, sin importar el nivel de las entradas de
‘160 y ‘161 es asincrónica y un nivel bajo en esta habilitación. Este borrado sincrónico permite que
entrada pone un cero en la salida de los 4 flip-flops, se pueda modificar la longitud de la cuenta. La fig.
sin importar el nivel de la señal de reloj o de las 4.21 muestra la temporización de los CI-74160/162 -
entradas de habilitación. contadores década sincrónicos programables, [Clear
Asincrónico/Sincrónico y Load Sincrónico]. La fig
4.22 muestra la temporización de los CI-74161/163 -
contadores binarios sincrónicos programables. [Clear
Asincrónico/Sincrónico y Load Sincrónico].
Carlos Novillo Montero 273 Can Carlos Novillo Montero 274 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 75 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 76 -
FIG U R A 4.2 4
FIG UR A 4.23 REG ISTRO D E DESP LAZ A M IENTO
Carlos Novillo Montero 275 Can Carlos Novillo Montero 276 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 77 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 78 -
EN TR A D A S SA LID A S
Shi
Serial P a ralelo
ft/
Lo
J D C B A
CL ad CK QD QC QB QA
0 X X X X X X X X 1 0 0 0 0
1 0 8 X X d c b a d c b a
Carlos Novillo Montero 277 Can Carlos Novillo Montero 278 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 79 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 80 -
X = N o im porta [irrelevante]
CI-74194.- [Fig. 4.28]. Este R. D. de 4-bits, está = Tra nsición d e b ajo a alto [Tra nsición P ositiva ]
d , c, b , a = nivel d e la entra d a en esta d o esta ciona rio en la s entra d as D , C, B , A ,
diseñado para incorporar virtualmente todas las resp ectiva m ente
características que puede necesitar un diseñador de Q D 0 , Q C 0 , Q B 0 , Q A 0 = E l n ive l d e Q D , Q C , Q B , o Q A , re sp e ctiva m e n te , a n te s d e q u e
se esta b ilicen la s con dicion es in dica d as d e esta d o esta cion ario d e la s en tra d as
sistemas. Q D n , Q C n, Q B n , Q A n = El n ivel d e Q D , Q C , Q B , o Q A , resp ectiva m en te, an tes d e
la m á s recien te tra nsición p ositiva [] d el reloj.
QD QC QB D esp laza a la
Entrada Serial-Salida Serial
1 1 0 1 X X X X X 1
n n n d e re ch a [Serial Input - Serial Ouput =
FIG U R A 4.2 9
Carlos Novillo Montero 279 Can Carlos Novillo Montero 280 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 81 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 82 -
FIG U R A 4.3 1
FIG U R A 4.3 3
Carlos Novillo Montero 281 Can Carlos Novillo Montero 282 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 83 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 84 -
1 1 O
por un grupo de FFs [retenedores] que guardan
1 O O información temporal que puede ser el código de una
FIG UR A 4.3 4 CO N TA D O R JO H N SO N
O O O instrucción o un dato que irá al Registro A o al
Registro B. La A. L. U. [Unidad Aritmética y Lógica],
La fig. 4.35 muestra el diagrama de bloques, muy que realiza operaciones aritméticas y lógicas entre
simplificado, de una C. P. U. [Central Processing dos operandos [Registro-A y Registro-B] de 8-bits
Unit = Unidad Central de Procesamiento], se muestran cada uno [en este ejemplo], también existe un Registro
solamente los registros más importantes, la adicional de 1-bit denominado Carry [Cy] para
complejidad interna de la C. P. U. depende del almacenar el exceso que puede generarse en una
circuito real. operación aritmética. El Decodificador de
Instrucciones, que como su nombre indica, su función
es decodificar el valor binario de sus entradas y,
entonces, decidir que tipo de operación deberá
realizar la C. P. U. esta información pasa a un
circuito Controlador-Secuenciador que decide la
secuencia en la que se ejecutará la operación
decodificada, qué circuitos se activarán y en qué
momento. También dispone de un Contador de Programa
[Program Counter] que tiene la característica de ser
programable y su función es la de permitir que las
instrucciones se ejecuten una a continuación de otra,
sin embargo, permite cargar un nuevo valor en el
momento que se necesite realizar un salto a otra
localidad de la memoria. Finalmente, el Registro de
Dirección sirve para indicar la dirección de memoria
FIG U R A 4 .3 5 C . P . U . B Á S IC O
Carlos Novillo Montero 283 Can Carlos Novillo Montero 284 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 85 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 86 -
desde donde se sacará la siguiente instrucción o un solo puede tomar los valores 0 o 1. En primer lugar
dato. se asume que llega el valor 0, que corresponde al
primer valor de la secuencia pedida, entonces se crea
Ejemplo 3.- Utilice flip-flops tipo-JK para diseñar un nuevo estado [B], fig. 4.36. [Cada vez que llegue
un circuito secuencial sincrónico que permita detectar un dato correcto de la secuencia se crea un nuevo
la secuencia de bits que se muestra en la siguiente estado].
tabla. Una vez terminada la detección, la salida Z<t> Para pasar del estado A al estado B es necesario
debe tomar el valor 1 y el circuito debe regresar que X = 0.
al estado inicial para empezar una nueva detección;
en cualquier otro caso, Z<t> debe ser 0. Incluir una
entrada de inicialización manual o M.R.
FIG U R A 4.3 6
t 0 1 2 3 4 5
FIG U R A 4.3 7
FIG U R A 4.3 5
Carlos Novillo Montero 285 Can Carlos Novillo Montero 286 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 87 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 88 -
0, entonces el próximo estado será B mismo [fig. valor de X es 0 y a su vez este dato corresponde al
4.38], recuerde que el estado B significa que ha estado B, entonces el circuito regresa al estado B
llegado el primer valor de la secuencia 0, en este [fig. 4.40]. Para saber a qué estado se debe regresar,
ejemplo. conviene realizar el siguiente análisis; se comparan
los últimos valores que han llegado a través de X
con un número igual de los primeros bits de la
secuencia deseada, por ejemplo, estando en C, si llega
0, entonces se tiene 010 y se compara con 011, se
FIG U R A 4 .3 8 ve que no son iguales; luego se toman los dos últimos
valores llegados: 10 y se compara con 01 [de la
Si el estado es B y el próximo valor de X es 1, secuencia], tampoco son iguales; ahora se compara
que corresponde al siguiente dato de la secuencia, con el último valor ingresado: 0 y se lo compara con
se crea el estado C [fig. 4.39] que indica que ha 0 [de la secuencia], que sí corresponden, pero 0
llegado el segundo dato consecutivo de la secuencia implica el estado B, por tanto el circuito debe
deseada. Con esto se termina el análisis desde el regresar al estado B, como se dijo antes.
estado B.
Para llegar al estado C, es necesario que, a través
de X hayan llegado los valores 0 y 1, en forma
consecutiva y en ese orden.
FIG U R A 4.4 0
Carlos Novillo Montero 287 Can Carlos Novillo Montero 288 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 89 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 90 -
FIG U R A 4.4 3
FIG U R A 4.4 2
Carlos Novillo Montero 289 Can Carlos Novillo Montero 290 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 91 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 92 -
Carlos Novillo Montero 291 Can Carlos Novillo Montero 292 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 93 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 94 -
haberse creado nuevos estados, el análisis también lo hace por facilidad, aunque de ninguna manera
termina. garantice que sea el circuito lógico más simple. En
base a la asignación, se obtiene la tabla de
transición de estados.
EN TR A D A
A CTU A L
ESTA D O
0 1
A CTU A L
A B /0 A /0
FIG U R A 4.4 7
B B /0 C/0
C B /0 D /0
E F/0 C/0
completo, en él se ha incluido la entrada Master-Reset
F B /0 A /1
(M.R.) que permite reinicializar el circuito en
cualquier momento, en la mayoría de los casos puede
EN TR A D A
considerársela igual a la entrada de borrado. A SIG NA CIÓ N
A CTU A L
Q2 Q1 Q0 ESTA D O
ESTA D O 0 1
A CTU A L
A 0 0 0 [00 0 ] [00 1 ]/0 [00 0 ]/0
Carlos Novillo Montero 293 Can Carlos Novillo Montero 294 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 95 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 96 -
0 0 0 0 0 0 1 0 0 X 0 X 1 X
0 0 0 1 0 0 1 0 0 X 0 X X 0
0 0 1 0 0 0 1 0 0 X X 1 1 X
0 0 1 1 1 0 0 0 1 X X 1 X 1
0 1 0 0 1 0 1 0 X 0 0 X 1 X
0 1 0 1 0 0 1 0 X 1 0 X X 0
0 1 1 0 X X X X X X X X X X
0 1 1 1 X X X X X X X X X X
1 0 0 0 0 0 0 0 0 X 0 X 0 X
1 0 0 1 0 1 0 0 0 X 1 X X 1
FIG U R A 4.4 9
1 0 1 0 0 1 1 0 0 X X 0 1 X
1 0 1 1 0 0 0 0 0 X X 1 X 1
1 1 0 0 0 1 0 0 X 1 1 X 0 X
Una variación del diseño anterior sería si se desea
1 1 0 1 0 0 0 1 X 1 0 X X 1
1 1 1 0 X X X X X X X X X X
que, una vez detectada la secuencia, la salida Z<t>
1 1 1 1 X X X X X X X X X X tome el valor 1 pero con el siguiente pulso de reloj
y que además el circuito esté listo para detectar
Mediante cualquiera de los métodos de todas las secuencias válidas que lleguen a través
simplificación, se obtienen las ecuaciones de salida de X<t>.
y de comando actuales.
FIG U R A 4.5 0
Carlos Novillo Montero 295 Can Carlos Novillo Montero 296 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 97 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 98 -
En esa situación el diagrama de estados tendrá F 1 0 1 [10 1 ] [00 1 ]/0 [11 0 ]/0
una alteración después del estado F. Esto se muestra G 1 1 0 [11 0 ] [00 1 ]/1 [01 1 ]/1
en la fig. 4.50.
La fig. 4.50 muestra los cambios que se obtienen De la tabla de transición de estados se obtiene
según el nuevo planteamiento del problema y siguiendo la tabla que muestra el comportamiento de la red que
el mismo procedimiento anterior se obtiene el diagrama se está diseñando, en ella se han incluido las
de estados en el que se ha incluido una entrada para columnas para las señales de comando actual.
la inicialización manual [M.R.]. Del diagrama de
estados se obtiene la tabla de estados que se muestra EN T EST. A CTU A L ES T. P R Ó X . SA L CO M A N D O A CTU A L
ACT <t> <t + 1> ACT <t>
a continuación.
X < t> Q2 Q1 Q0 Q2 Q1 Q0 Z < t> J2 K2 J1 K1 J0 K0
0 0 0 0 0 0 1 0 0 X 0 X 1 X
EN TR A D A 0 0 0 1 0 0 1 0 0 X 0 X X 0
A CTU A L
0 0 1 0 0 0 1 0 0 X X 1 1 X
0 0 1 1 1 0 0 0 1 X X 1 X 1
ESTA D O
0 1
A CTU A L 0 1 0 0 1 0 1 0 X 0 0 X 1 X
A B /0 A /0
0 1 0 1 0 0 1 0 X 1 0 X X 0
B B /0 C/0
0 1 1 0 0 0 1 1 X 1 X 1 1 X
C B /0 D /0
0 1 1 1 X X X X X X X X X X
D E/0 A /0
1 0 0 0 0 0 0 0 0 X 0 X 0 X
E F/0 C/0
1 0 0 1 0 1 0 0 0 X 1 X X 1
F B /0 G /0
1 0 1 0 0 1 1 0 0 X X 0 1 X
G B /1 D /1
1 0 1 1 0 0 0 0 0 X X 1 X 1
1 1 0 0 0 1 0 0 X 1 1 X 0 X
EN TR A D A 1 1 0 1 1 1 0 0 X 0 1 X X 1
A SIG NA CIÓ N
A CTU A L 1 1 1 0 0 1 1 1 X 1 X 0 1 X
1 1 1 1 X X X X X X X X X X
Q2 Q1 Q0 ESTA D O
ESTA D O 0 1
A CTU A L
A 0 0 0 [00 0 ] [00 1 ]/0 [00 0 ]/0 Mediante cualquiera de los métodos de
B 0 0 1 [00 1 ] [00 1 ]/0 [01 0 ]/0 simplificación, se obtienen las ecuaciones de salida
C 0 1 0 [01 0 ] [00 1 ]/0 [01 1 ]/0 y de comando actuales.
D 0 1 1 [01 1 ] [10 0 ]/0 [00 0 ]/0
Carlos Novillo Montero 297 Can Carlos Novillo Montero 298 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 2 99 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 00 -
t 0 1 2 3 4 5
X <t> 1 0 1 1 1 0
F I G U R A
4 .5 3
Carlos Novillo Montero 299 Can Carlos Novillo Montero 300 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 01 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 02 -
FIG U R A 4.5 4
FIG U R A 4.5 7
Llega el segundo dato consecutivo de la secuencia,
se crea un nuevo estado [q2] fig. 4.55.
FIG U R A 4.5 8
Carlos Novillo Montero 301 Can Carlos Novillo Montero 302 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 03 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 04 -
Llega el cuarto valor consecutivo de la secuencia, Llega el quinto valor consecutivo de la secuencia,
fig. 4.60. fig. 4.62.
Estando en q4 [1011] llega un 0, entonces se Llega el sexto valor consecutivo que completa la
compara [10110 de X] con [10111 de la secuencia], secuencia pedida, la salida actual Z<t> toma el valor
y se ve que no son iguales, de manera que ahora se 1 y el circuito regresa al estado inicial para empezar
comparan los 4 últimos bits que llegaron a través una nueva detección, fig. 4.63.
de X [0110] con los 4 primeros bits de la secuencia
[1011], tampoco son iguales; se sigue la comparación
y ahora se lo hace con los 3 últimos bits de X [110]
y los 3 primeros de la secuencia [101] y no
corresponden, entonces se comparan los 2 últimos bits
llegados en X [10] con 2 primeros bits de la secuencia
[10], son iguales y corresponden al estado q2 [q2 FIG U R A 4.6 3
Carlos Novillo Montero 303 Can Carlos Novillo Montero 304 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 05 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 06 -
ESTA D O 0 1
q0 q 0 /0 q 1 /0
q1 q 2 /0 q 1 /0
q2 q 0 /0 q 3 /0
q3 q 2 /0 q 4 /0
q4 q 2 /0 q 5 /0
q5 q 0 /1 q 0 /0
FIG U R A 4.6 4
FIG U R A 4.6 5
FIG U R A 4.6 6
Carlos Novillo Montero 305 Can Carlos Novillo Montero 306 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 07 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 08 -
FIG U R A 4.6 9
t 0 1 2 3 4 5
X <t> 0 0 1 1 0 1
Carlos Novillo Montero 307 Can Carlos Novillo Montero 308 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 09 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 10 -
X<t> Secuencia
Esta vez se analiza desde el estado q2 que
[0010] con [0011], no son iguales
significa que ha llegado [00]. Si el siguiente bit
[001] con [001], no corresponden
es 0, se comparan
[01] con [01], no corresponden
X<t> Secuencia [0] con [0], igual al estado q1.
[000] con [001], no son iguales, entonces Por tanto, la red regresa a q1, fig. 4.76.
[00] con [00], son iguales, por tanto q2,
entonces el circuito permanece en q2, fig. 4.74.
FIG U R A 4.7 6
Carlos Novillo Montero 309 Can Carlos Novillo Montero 310 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 11 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 12 -
FIG U R A 4.7 7
FIG U R A 4.7 9
X<t> Secuencia
[00111] con [00110], no son iguales
[0111] con [0011], no corresponden
Carlos Novillo Montero 311 Can Carlos Novillo Montero 312 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 13 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 14 -
FIG U R A 4.8 0
FIG U R A 4.8 2
EN TR A D A
q2 q 2 /0 q 3 /0
q3 q 1 /0 q 4 /0
q4 q 5 /0 q 0 /0
q5 q 2 /0 q 0 /1
FIG U R A 4.8 1
Carlos Novillo Montero 313 Can Carlos Novillo Montero 314 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 15 - CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 16 -
FIG U R A 4.8 4
FIG U R A 4.8 5
EN TR A D A
A CTU A L Ejemplo 6.-En base a un registro de desplazamiento
ESTA D O
diseñar un circuito que detecte la secuencia que se
0 1
q0 q 1 /0 q 0 /0
muestra a continuación. La salida debe ser 1L cada
q1 q 2 /0 q 0 /0
vez que detecte la secuencia pedida.
q2 q 2 /0 q 3 /0
q3 q 1 /0 q 4 /0 t 0 1 2 3 4 5 6 7
q4 q 5 /0 q 0 /0 X <t> 1 0 1 1 0 1 0 0
q5 q 2 /0 q 6 /0
Carlos Novillo Montero 315 Can Carlos Novillo Montero 316 Can
CA P ÍTU LO 4 - D IS EÑ O SECU EN CIA L SIN CR Ó N ICO - 3 17 -
FIG U R A 4.8 6
t 0 1 2 3
X 0 <t> 1 0 0 1
X 1 <t> 1 0 1 0
D :\R ES P A LD O S \S D -Ca p 04 .w p d
R evisión : Ju nio - 2 00 8