n biestable (flip-flop en ingl�s), es un multivibrador capaz de permanecer en uno

de dos estados posibles durante un tiempo indefinido en ausencia de

perturbaciones.1? Esta caracter�stica es ampliamente utilizada en electr�nica
digital para memorizar informaci�n. El paso de un estado a otro se realiza variando
sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en:

As�ncronos: solamente tienen entradas de control. El m�s empleado es el biestable

RS.
S�ncronos: adem�s de las entradas de control posee una entrada de sincronismo o de
reloj.
Si las entradas de control dependen de la de sincronismo se denominan s�ncronas y
en caso contrario as�ncronas. Por lo general, las entradas de control as�ncronas
prevalecen sobre las s�ncronas.

La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco
(de subida o de bajada). Dentro de los biestables s�ncronos activados por nivel
est�n los tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D.

Los biestables s�ncronos activos por flanco (flip-flop) se crearon para eliminar
las deficiencias de los latches (biestables as�ncronos o sincronizados por nivel).

�ndice
1 Biestable RS
1.1 Biestable RS (Set Reset) as�ncrono
1.2 Biestable RS (Set Reset) s�ncrono
2 Biestable D (Data o Delay)
3 Biestable T (Trigger)
4 Biestable JK
4.1 Biestable JK activo por flanco
4.2 Biestable JK Maestro-Esclavo
5 Ejemplo con componentes discretos
6 Aplicaci�n
7 Secuenciaci�n y metaestabilidad
8 V�ase tambi�n
9 Referencias
Biestable RS
Descripci�n

Cronograma del biestable RS.

Dispositivo de almacenamiento temporal de 2 estados (alto y bajo), cuyas entradas
principales permiten al ser activadas:

R: el borrado (reset en ingl�s), puesta a 0 o nivel bajo de la salida.

S: el grabado (set en ingl�s), puesta a 1 o nivel alto de la salida
Si no se activa ninguna de las entradas, el biestable permanece en el estado que
pose�a tras la �ltima operaci�n de borrado o grabado. En ning�n caso deber�an
activarse ambas entradas a la vez, ya que esto provoca que las salidas directa (Q)
y negada (Q') queden con el mismo valor: a bajo, si el flip-flop est� construido
con puertas NOR, o alto, si est� construido con puertas NAND. El problema de que
ambas salidas queden al mismo estado est� en que al desactivar ambas entradas no se
podr� determinar el estado en el que quedar�a la salida. Por eso, en las tablas de
verdad, la activaci�n de ambas entradas se contempla como caso no deseado (N. D.).

Biestable RS (Set Reset) as�ncrono

Solo posee las entradas R y S. Se compone internamente de dos puertas l�gicas NAND
o NOR, seg�n se muestra en la siguiente figura:
Biestables RS con puertas NOR (a), NAND (c) y sus s�mbolos normalizados respectivos
(b) y (d).
Tabla de verdad biestable RS
R S Q (NOR) Q (NAND)
0
0
q
N. D.
0
1
1
0
1
0
0
1
1
1
N. D.
q
N. D.= Estado no deseado q= Estado de memoria
Biestable RS (Set Reset) s�ncrono
Adem�s de las entradas R y S, posee una entrada C de sincronismo cuya misi�n es la
de permitir o no el cambio de estado del biestable. En la siguiente figura se
muestra un ejemplo de un biestable s�ncrono a partir de una as�ncrona, junto con su
esquema normalizado:

Circuito Biestable RS s�ncrono a) y esquema normalizado b).

Su tabla de verdad es la siguiente:

Tabla de verdad biestable RS

C R S Q (NOR)
0
X
X
q
1
0
0
q
1
0
1
1
1
1
0
0
1
1
1
N. D.
X=no importa
Biestable D (Data o Delay)
S�mbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco
de subida.

El flip-flop D resulta muy �til cuando se necesita almacenar un �nico bit de datos
(1 o 0). Si se a�ade un inversor a un flip-flop S-R obtenemos un flip-flop D
b�sico. El funcionamiento de un dispositivo activado por el flanco negativo es, por
supuesto, id�ntico, excepto que el disparo tiene lugar en el flanco de bajada del
impulso del reloj. Recuerde que Q sigue a D en cada flanco del impulso de reloj.

Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y

bajo), cuya salida adquiere el valor de la entrada D cuando se activa la entrada de
sincronismo, C. En funci�n del modo de activaci�n de dicha entrada de sincronismo,
existen dos tipos:

Activo por nivel (alto o bajo), tambi�n denominado registro o cerrojo (latch en
ingl�s).
Activo por flanco (de subida o de bajada).
La ecuaci�n caracter�stica del biestable D que describe su comportamiento es:

{\displaystyle Q_{\rm {siguiente}}=D\,}{\displaystyle Q_{\rm {siguiente}}=D\,}

y su tabla de verdad:

D Q Qsiguiente
0 X
0
1 X
1
X=no importa
Esta b�scula puede verse como una primitiva l�nea de retardo o una retenci�n de
orden cero (zero order hold en ingl�s), ya que los datos que se introducen, se
obtienen en la salida un ciclo de reloj despu�s. Esta caracter�stica es aprovechada
para sintetizar funciones de procesamiento digital de se�ales (DSP en ingl�s)
mediante la Transformada Z.

Ejemplo: 74LS74

Biestable T (Trigger)
S�mbolo normalizado: Biestable T activo por flanco de subida.

Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El biestable T

cambia de estado ("toggle" en ingl�s) cada vez que la entrada de sincronismo o de
reloj se dispara mientras la entrada T est� a nivel alto. Si la entrada T est� a
nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al unir las
entradas de control de un biestable JK, uni�n que se corresponde a la entrada T. No
est�n disponibles comercialmente.

La ecuaci�n caracter�stica del biestable T que describe su comportamiento es:

{\displaystyle Q_{\rm {siguiente}}=T\oplus Q\,}{\displaystyle Q_{\rm

{siguiente}}=T\oplus Q\,}
y la tabla de verdad:

T Q Qsiguiente
0 0
0
0 1
1
1 0
1
1 1
0
Biestable JK
Es vers�til y es uno de los tipos de flip-flop m�s usados. Su funcionamiento es
id�ntico al del flip-flop S-R en las condiciones SET, RESET y de permanencia de
estado. La diferencia est� en que el flip-flop J-K no tiene condiciones no v�lidas
como ocurre en el S-R.

Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y

bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser
activadas:

J: El grabado (set en ingl�s), puesta a 1 � nivel alto de la salida.

K: El borrado (reset en ingl�s), puesta a 0 � nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable permanece en el estado que
pose�a tras la �ltima operaci�n de borrado o grabado. A diferencia del biestable
RS, en el caso de activarse ambas entradas a la vez, la salida adquirir� el estado
contrario al que ten�a.

La ecuaci�n caracter�stica del biestable JK que describe su comportamiento es:

{\displaystyle Q_{\rm {siguiente}}=J{\overline {Q}}+{\overline {K}}Q}{\displaystyle

Q_{\rm {siguiente}}=J{\overline {Q}}+{\overline {K}}Q}
Y su tabla de verdad es:

J K Q Qsiguiente
0 0 0
0
0 0 1
1
0 1 X
0
1 0 X
1
1 1 0
1
1 1 1
0
X=no importa
Una forma m�s compacta de la tabla de verdad es (Q representa el estado siguiente
de la salida en el pr�ximo flanco de reloj y q el estado actual):

J K Q
0 0 q
0 1 0
1 0 1
1 1 {\displaystyle {\bar {q}}}{\displaystyle {\bar {q}}}
Biestable JK activo por flanco
S�mbolos normalizados: Biestables JK activo a) por flanco de subida y b) por flanco
de bajada Junto con las entradas J y K existe una entrada C de sincronismo o de
reloj cuya misi�n es la de permitir el cambio de estado del biestable cuando se
produce un flanco de subida o de bajada, seg�n sea su dise�o. Su denominaci�n en
ingl�s es J-K Flip-Flop Edge-Triggered. De acuerdo con la tabla de verdad, cuando
las entradas J y K est�n a nivel l�gico 1, a cada flanco activo en la entrada de
reloj, la salida del biestable cambia de estado. A este modo de funcionamiento se
le denomina modo de basculaci�n (toggle en ingl�s).

Ejemplo: 74LS73

Biestable JK Maestro-Esclavo
S�mbolos normalizados: Biestable JK Maestro-Esclavo a) activo por nivel alto y b)
activo por nivel bajo
Aunque a�n puede encontrarse en algunos equipos, este tipo de biestable, denominado
en ingl�s J-K Flip-Flop Master-Slave, ha quedado obsoleto ya que ha sido
reemplazado por el tipo anterior.

Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se

toman los valores de las entradas J y K y en el flanco de bajada (o de subida) se
refleja en la salida.

Otra forma de expresar la tabla de verdad del biestable JK es mediante la

denominada tabla de excitaci�n:

J K Q Qsiguiente
0 X 0
0
1 X 0
1
X 1 1
0
X 0 1
1
X=no importa
Siendo Q el estado presente y Qsiguiente el estado siguiente. La ecuaci�n
caracter�stica del flip flop JK es: Qsiguiente=JQ+KQ la cual se obtiene de la tabla
caracter�stica del flip flop.

Ejemplo con componentes discretos

Figura 1.- Circuito multivibrador biestable
Aunque, en general, los biestables utilizados en la pr�ctica est�n implementados en
forma de circuitos integrados, en la Figura 1 se representa el esquema de un
sencillo circuito multivibrador biestable, realizado con componentes discretos,
cuyo funcionamiento es el siguiente:

Al aplicar la tensi�n de alimentaci�n (Vcc), los dos transistores iniciar�n la

conducci�n, ya que sus bases reciben un potencial positivo, TR-1 a trav�s del
divisor formado por R-3, R-4 y R-5 y TR-2 a trav�s del formado por R-1, R-2 y R-6,
pero como los transistores no ser�n exactamente id�nticos, por el propio proceso de
fabricaci�n y el grado de impurezas del material semiconductor, uno conducir� antes
o m�s r�pido que el otro.

Supongamos que es TR-1 el que conduce primero. El voltaje en su colector

disminuir�, debido a la mayor ca�da de tensi�n en R-1, por lo que la tensi�n
aplicada a la base de TR-2 a trav�s del divisor formado por R-2, R-6, disminuir�
haciendo que este conduzca menos. Esta disminuci�n de conducci�n de TR-2 hace que
suba su tensi�n de colector y por tanto la de base de TR-1, este proceso llevar�
finalmente al bloqueo de TR-2 (salida Y a nivel alto).

Pero si ahora aplicamos un impulso de disparo de nivel alto por la entrada T, a

trav�s de los condensadores C-1 y C-2 pasar� a las bases de ambos transistores. En
el caso de TR-1 no tendr� m�s efecto que aumentar su tensi�n positiva, por lo que
este seguir� conduciendo. En la base de TR-2 el impulso har� que este transistor
conduzca, realiz�ndose un proceso similar al descrito al principio, cuando el que
conduc�a primero era TR-1, que terminar� bloqueando a este y dejando en conducci�n
a TR-2 (salida Y a nivel bajo).

La secuencia descrita se repetir� cada vez que se aplique un impulso en T. La

salida cambia de estado con el impulso de disparo y permanece en dicho estado hasta
la llegada del siguiente impulso, momento en que volver� a cambiar.

La ca�da de tensi�n en la resistencia com�n de emisores (R-7) elimina la indecisi�n

del circuito y aumenta la velocidad de conmutaci�n.

Aplicaci�n
Un biestable puede usarse para almacenar un bit. La informaci�n contenida en muchos
biestables puede representar el estado de un secuenciador, el valor de un contador,
un car�cter ASCII en la memoria de un ordenador, o cualquier otra clase de
informaci�n.

Un uso corriente es el dise�o de m�quinas de estado finitas electr�nicas. Los

biestables almacenan el estado previo de la m�quina que se usa para calcular el
siguiente.

El T es �til para contar. Una se�al repetitiva en la entrada de reloj hace que el
biestable cambie de estado por cada transici�n alto-bajo si su entrada T est� a
nivel 1. La salida de un biestable puede conectarse a la entrada de reloj de la
siguiente y as� sucesivamente. La salida final del conjunto considerado como una
cadena de salidas de todos los biestables es el conteo en c�digo binario del n�mero
de ciclos en la primera entrada de reloj hasta un m�ximo de 2n-1, donde n es el
n�mero de biestables usados.

Uno de los problemas con esta configuraci�n de contador (ripple counter en ingl�s)
es que la salida es moment�neamente inv�lida mientras los cambios se propagan por
la cadena justo despu�s de un flanco de reloj. Hay dos soluciones a este problema.
La primera, es muestrear la salida s�lo cuando se sabe que es v�lida. La segunda,
m�s compleja y ampliamente usada, es utilizar un tipo diferente de contador
s�ncrono, que tiene una l�gica m�s compleja para asegurar que todas las salidas
cambian en el mismo momento predeterminado, aunque el precio a pagar es la
reducci�n de la frecuencia m�xima a la que puede funcionar.

Una cadena de biestables T como la descrita anteriormente tambi�n sirve para la

divisi�n de la frecuencia de entrada entre 2n, donde n es el n�mero de biestables
entre la entrada y la �ltima salida.

Secuenciaci�n y metaestabilidad
Los biestables s�ncronos son propensos a sufrir un problema denominado
metaestabilidad, que ocurre cuando una entrada de datos o de control est� cambiando
en el momento en el que llega un flanco de reloj. El resultado es que la salida
puede comportarse de forma imprevista, tardando muchas veces m�s de lo normal en
estabilizarse al estado correcto, o incluso podr�a oscilar repetidas veces hasta
terminar en su estado estable. En un ordenador esto puede suponer la corrupci�n de
datos o causar un fallo de programa.

En muchos casos, la metaestabilidad en los biestables se puede evitar asegur�ndose

de que los datos y las entradas de control se mantienen constantes durante un
periodo de tiempo especificado antes y despu�s del flanco de reloj, denominados
setup time (tsu) y hold time (th) respectivamente. Esos tiempos est�n establecidos
en la hoja de datos del dispositivo en cuesti�n, y son t�picamente entre unos pocos
nanosegundos y unos pocos cientos de picosegundos para dispositivos modernos.

Desafortunadamente, no siempre es posible cumplir estos requisitos, porque los

biestables pueden estar conectados a entradas en tiempo real que son as�ncronas, y
pueden cambiar en cualquier momento fuera del control del dise�ador. En este caso,
lo �nico que puede hacerse es reducir la probabilidad de error a un determinado
nivel, dependiendo de la fiabilidad que se desee del circuito. Una t�cnica para
reducir la incidencia es conectar dos o m�s biestables en cadena, de forma que la
salida de una se conecta a la entrada de la siguiente, y con todos los dispositivos
compartiendo la misma se�al de reloj. De esta forma la probabilidad de un suceso
metaestable puede reducirse considerablemente, pero nunca podr� eliminarse por
completo.
Existen biestables robustos frente a la metaestabilidad, que funcionan reduciendo
los tiempos de setup y hold en todo lo posible, pero incluso estos no pueden
eliminar por completo el problema. Esto es debido a que la metaestabilidad es mucho
m�s que un problema de dise�o. Cuando el flanco de reloj y la entrada de datos
est�n suficientemente juntos, el biestable tiene que elegir el evento que ocurri�
antes. Y por m�s r�pido que se haga el dispositivo, siempre existe la posibilidad
de que sucedan lo suficientemente juntos como para que no se pueda detectar cual es
el que ocurri� primero. As� pues, es l�gicamente imposible el construir un
biestable a prueba de metaestabilidad.

Otro par�metro temporal importante de un biestable es el retardo reloj-a-salida

(clock-to-output tCO) o retardo de propagaci�n (propagation delay tP), que es el
tiempo que el biestable tarda en cambiar su salida tras un flanco de reloj. El
tiempo para una transici�n alto-a-bajo (tPHL) es a veces diferente del de las
transiciones de bajo-a-alto (tPLH).

Cuando se conectan biestables en cadena, es importante asegurar que el tCO del

primero es mayor que el hold time (tH) del siguiente, ya que en caso contrario, el
segundo biestable no recibir� los datos de forma fiable. La relaci�n entre tCO y tH
est� garantizada normalmente si ambos biestables son del mismo tipo.

V�ase tambi�n
Astable
Latch