1

BANCO DE REGISTRO

Diego Armando Martínez 33211.

Juan Molina.
Camilo Cañaveral.
Octubre 2019.

Universidad ECCI.
Facultad de Ingeniería electrónica
Arquitectura de computadores
 2

Capítulo 1

BANCO DE REGISTRO´

Unidad aritmética lógica (ALU), calcula operaciones aritméticas básicas, el

funcionamiento de esta ALU es cuando se escoge dos números binarios (números enteros

base decimal) A y B posicionando adecuadamente los switch del lado izquierdo, la

operación a realizar se escoge posicionando correctamente los switch del lado derecho,

con ayuda del demultiplexor y multiplexor dentro de la programación de la ALU ingresan

los datos de A y B escogidos anteriormente, del mismo modo la operación a realizar, el

demultiplexor y multiplexor codifican esa información y en el display de 7 segmentos se

mostrará el resultado.
 3

Figura 1. Diagrama de bloque Funcional de la ALU BÁSICA.

Diagrama Funcional
 4

Diagrama Estructural

Figura 2. Diagrama Estructural de la ALU BÁSICA.

Figura 3. Diagrama estructural del de-multiplexor ALU BÁSICA.

 5

Figura 4. Diagrama Estructural del multiplexor.

Operaciones
A B Aritméticas

Figura 5. Diagrama Físico de la tarjeta de desarrollo FPGA BASYS 2.

Diagrama Físico
 1

Capítulo 2 Restador

La resta funciona cuando init tiene un 1 lógico como entrada, la operación de

resta de 3 bits internamente tiene instanciado 3 restadores de 1 bit los cuales toman la

entrada con el carry de la resta anterior en caso de ser la primera este toma el valor de 0,

el carry de salida se une al carry de entrada del siguiente restador, teniendo restadores en

cascada.

Diagrama Funcional

Figura 6. Diagrama de bloques Funcional del restador de 3 Bits.

 2

Diagrama Estructural

El esquema digital contiene los siguientes componentes virtuales para el debido

funcionamiento del restador de 3 bit:

 3 compuertas AND

 Bloque restador de 1Bit

 2 entradas A y B de 3 bits

 Init = Indica sí se realiza la operación matemática

 S = resultado
 3

Figura 8. Diagrama Físico del restador de 3 Bits.

Figura 7. Diagrama estructural del restador de 3 Bits.

Diagrama Físico
 1

Capítulo 4

La multiplicación necesariamente requiere una señal de reloj y un init que nos da

como inicio de la operación, la multiplicación opera mientras A sea diferente de 0, se

realiza una comparación y si el bit menos significativo de B es 1, la ejecución toma el

valor de S y lo suma con A, después de cada pregunta realiza un desplazamiento a la

derecha e izquierda en A y B para la operación.

 2

Diagrama funcional.

Figura 9. Diagrama de bloques funcional del multiplicador de 3 Bits.

 1

Figura10. Diagrama estructural del multiplicador de 3 Bits.

Diagrama Estructural

El esquema digital contiene los siguientes componentes virtuales para el debido

funcionamiento del restador de 3 bit:

 9 compuertas AND

 2 entradas A y B de 3 bits

 Init = Indica sí se realiza la operación matemática

 S = resultado

 Clock
 1

Figura 11. Diagrama Físico del multiplicador de 3 Bits.

Diagrama Físico
 1

Capítulo 4 Division

La división necesariamente requiere una señal de reloj y un init que nos da como

inicio de la operación, la división opera mientras B sea mayor a 0, se realiza una

comparación hasta que B sea mayor a A, en este caso se realiza una resta entre B-A, en

cada paso se realiza un desplazamiento de B hasta que este sea = 0.

Diagrama Funcional

Figura 12. Diagrama de bloques Funcional de la división.

 2

Figura 13. Diagrama Estructural de la división.

Figura 14. Diagrama Físico de la división.

Diagrama Estructural

Diagrama Físico
 1

Capítulo 5 Sumador

La suma funciona cuando init tiene un 1 lógico como entrada, la operación de

suma de 3 bits internamente tiene instanciado 3 sumadores de 1 bit los cuales toman la

entrada con el carry de la suma anterior en caso de ser la primera este toma el valor de 0,

el carry de salida se une al carry de entrada del siguiente sumador, teniendo sumadores en

cascada.

Diagrama Funcional

Figura 15. Diagrama de bloques funcional del sumador de 3 bits.

 2

Diagrama Estructural

El esquema digital contiene los siguientes componentes virtuales para el debido

Figura 16. Diagrama estructural del sumador de 3 bits.

funcionamiento del sumador de 3 bit:

 2 compuertas AND

 Bloque sumador de1Bit

 entradas A y B de 3 bits

 Init = nos indica sí se realiza la operación matemática

 S = resultado

Diagrama Físico

Figura 17. Diagrama Físico del sumador de 3 Bits.

 3

Lista de referencias

Beltrán, F. (2019). Universidad Ecci. Spartan6-atmega-max5864e data

URL https://github.com/Fabeltranm/SPARTAN6-ATMEGA-MAX5864